JPH0433177B2 - - Google Patents
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- JPH0433177B2 JPH0433177B2 JP19976185A JP19976185A JPH0433177B2 JP H0433177 B2 JPH0433177 B2 JP H0433177B2 JP 19976185 A JP19976185 A JP 19976185A JP 19976185 A JP19976185 A JP 19976185A JP H0433177 B2 JPH0433177 B2 JP H0433177B2
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- JP
- Japan
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- output
- switch
- control
- signal
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- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000013139 quantization Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジヨン受像機や、ステレオア
ンプ等の外部音声入力機器からの音声入力信号等
を切換える信号切換装置に関するものである。
ンプ等の外部音声入力機器からの音声入力信号等
を切換える信号切換装置に関するものである。
従来の技術
近年、アナログ信号処理がデイジタル信号処理
へと変化しており、音声信号の様に比較的周波数
の低いものからデイジタル信号処理が導入されて
きている。音声信号の切換は、アナログ方式によ
り切換えられて、Ａ／Ｄ変換器により、デイジタ
ル信号化されている。
へと変化しており、音声信号の様に比較的周波数
の低いものからデイジタル信号処理が導入されて
きている。音声信号の切換は、アナログ方式によ
り切換えられて、Ａ／Ｄ変換器により、デイジタ
ル信号化されている。
以下図面を参照しながら、上述した従来のアナ
ログ信号切換の一例について説明する。
ログ信号切換の一例について説明する。
第８図はアナログ信号切換を示すものである。
第８図において、ａ個の入力４４が、ａ入力１出
力のスイツチ２５に入力され、スイツチ２５の出
力がＡ／Ｄ変換器２７に入力され、Ａ／Ｄ変換さ
れ、出力ライン２８にデイジタル変換出力を得
る。スイツチ２５は制御回路２６により制御され
ており、制御ライン２９から入る制御信号により
スイツチ２５の位置が決定されている。
第８図において、ａ個の入力４４が、ａ入力１出
力のスイツチ２５に入力され、スイツチ２５の出
力がＡ／Ｄ変換器２７に入力され、Ａ／Ｄ変換さ
れ、出力ライン２８にデイジタル変換出力を得
る。スイツチ２５は制御回路２６により制御され
ており、制御ライン２９から入る制御信号により
スイツチ２５の位置が決定されている。
発明が解決しようとする問題点
ところが、第８図の様なアナログ方式の信号切
換回路においては、入力信号の数が増えるに従つ
て、制御信号の数が増加する。これは、制御信号
の一つ一つは高レベル（Ｈ）または低レベル
（Ｌ）の形で送られてくるため、入力数が１〜２
では１本、４入力以下では２本、８入力以下では
３本、16入力以下では４本……ｉ入力以下では、
log2i（2l≠ｉ），ｌ・（2l＝ｉ）となり、入力信号
数が増加するに従つて、制御信号が増加し、スイ
ツチ２５と、Ａ／Ｄ変換器２７が離れており、制
御信号の発生部が離れている場合には、接続する
為の本数が増加する事となり、線のコストが増加
し、線の本数の増加により構成の複雑さと、作業
の煩雑さを増すという問題点を有していた。
換回路においては、入力信号の数が増えるに従つ
て、制御信号の数が増加する。これは、制御信号
の一つ一つは高レベル（Ｈ）または低レベル
（Ｌ）の形で送られてくるため、入力数が１〜２
では１本、４入力以下では２本、８入力以下では
３本、16入力以下では４本……ｉ入力以下では、
log2i（2l≠ｉ），ｌ・（2l＝ｉ）となり、入力信号
数が増加するに従つて、制御信号が増加し、スイ
ツチ２５と、Ａ／Ｄ変換器２７が離れており、制
御信号の発生部が離れている場合には、接続する
為の本数が増加する事となり、線のコストが増加
し、線の本数の増加により構成の複雑さと、作業
の煩雑さを増すという問題点を有していた。
問題点を解決するための手段
上記問題点を解決するために、本発明は、ｎ個
のアナログ信号を第１のｎ入力１出力のスイツチ
回路に入力し、第１のスイツチ回路の出力をコン
パレーターの一方に入力し、そのコンパレーター
の出力を周期T1のクロツクで動作するＤ−フリ
ツプフロツプに入力し、そのＤ−フリツプフロツ
プの出力をｎ個のＤ−フリツプフロツプに各々入
力し、ｎ個のＤ−フリツプフロツプの出力は、各
各、ｎ個の積分器に入力し、ｎ個の積分器の出力
は第２のｎ入力１出力のスイツチ回路に入力し、
第２のｎ入力１出力のスイツチ出力を上記のコン
パレーターのもう一方に入力し、第１のスイツチ
と第２のスイツチはスイツチ制御・制御パルス発
生回路のスイツチ制御により同期して切換えるよ
うに成し、そのスイツチ制御・制御パルス発生回
路はスタートパルスにより制御され、又、上記の
周期T1のクロツクが入力され、スイツチ制御・
制御パルス発生回路は周期nT1のT1づつ周期の異
なるｎ個のパルスを出力して、それらのパルスを
各々上記ｎ個のＤ−フリツプフロツプのクロツク
用パルスとして供給するという構成を備えたもの
である。
のアナログ信号を第１のｎ入力１出力のスイツチ
回路に入力し、第１のスイツチ回路の出力をコン
パレーターの一方に入力し、そのコンパレーター
の出力を周期T1のクロツクで動作するＤ−フリ
ツプフロツプに入力し、そのＤ−フリツプフロツ
プの出力をｎ個のＤ−フリツプフロツプに各々入
力し、ｎ個のＤ−フリツプフロツプの出力は、各
各、ｎ個の積分器に入力し、ｎ個の積分器の出力
は第２のｎ入力１出力のスイツチ回路に入力し、
第２のｎ入力１出力のスイツチ出力を上記のコン
パレーターのもう一方に入力し、第１のスイツチ
と第２のスイツチはスイツチ制御・制御パルス発
生回路のスイツチ制御により同期して切換えるよ
うに成し、そのスイツチ制御・制御パルス発生回
路はスタートパルスにより制御され、又、上記の
周期T1のクロツクが入力され、スイツチ制御・
制御パルス発生回路は周期nT1のT1づつ周期の異
なるｎ個のパルスを出力して、それらのパルスを
各々上記ｎ個のＤ−フリツプフロツプのクロツク
用パルスとして供給するという構成を備えたもの
である。
作 用
本発明は上記した構成によつて、基本的にはコ
ンパレーターと積分器とＤ−フリツプフロツプが
ΔMを構成している。ここでΔMについて説明を
行なう。
ンパレーターと積分器とＤ−フリツプフロツプが
ΔMを構成している。ここでΔMについて説明を
行なう。
まず第５図，第６図において、入力信号〔ei〕
がライン３０よりコンパレーター３１に入力さ
れ、ライン３２上の比較信号〔ec〕と比較され、
〔ei−ec〕の誤差信号〔ee〕を得る。この誤差信
号eeに従つて、コンパレーター３１はライン３４
上にコンパレーター出力を出力し、このコンパレ
ーター出力信号をＤ−FF３５により、クロツク
３６で量子化を行なう。量子化されたＤ−FF３
５の出力は１ビツトの信号となりライン３７に出
力され、その一部を積分器３８を通して、積分器
３８の出力として比較信号〔ec〕を得てコンパレ
ーター３１に入力する。すなわち、入力信号eiに
対して１ビツトの出力信号を積分器３８の出力に
より追従させながら量子化を行なつてゆく方法が
ΔMである。
がライン３０よりコンパレーター３１に入力さ
れ、ライン３２上の比較信号〔ec〕と比較され、
〔ei−ec〕の誤差信号〔ee〕を得る。この誤差信
号eeに従つて、コンパレーター３１はライン３４
上にコンパレーター出力を出力し、このコンパレ
ーター出力信号をＤ−FF３５により、クロツク
３６で量子化を行なう。量子化されたＤ−FF３
５の出力は１ビツトの信号となりライン３７に出
力され、その一部を積分器３８を通して、積分器
３８の出力として比較信号〔ec〕を得てコンパレ
ーター３１に入力する。すなわち、入力信号eiに
対して１ビツトの出力信号を積分器３８の出力に
より追従させながら量子化を行なつてゆく方法が
ΔMである。
以上の様なΔM方式のＡ／Ｄ変換器を利用して
本発明の信号切換装置は、ｎ個の入力信号をΔM
方式でＡ／Ｄ変換を行ない、そのｎ個の入力信号
を１ビツトの量子化した信号として取扱い、又、
その１ビツトの量子化に対して、ｎ個の各々の信
号を、時系列で並べて出力する方法により、クロ
ツクと、スタートパルスと１ビツト量子化の出力
の３本のラインで、他の処理段へ入力信号を伝送
する事ができる。
本発明の信号切換装置は、ｎ個の入力信号をΔM
方式でＡ／Ｄ変換を行ない、そのｎ個の入力信号
を１ビツトの量子化した信号として取扱い、又、
その１ビツトの量子化に対して、ｎ個の各々の信
号を、時系列で並べて出力する方法により、クロ
ツクと、スタートパルスと１ビツト量子化の出力
の３本のラインで、他の処理段へ入力信号を伝送
する事ができる。
実施例
以下本発明の一実施例の信号切換装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図は本発明の一実施例における信号切換装
置のブロツクを示すものである。第１図におい
て、１はｎ個の入力信号、２はｎ入力１出力のス
イツチ、３はコンパレーター、４はライン１４か
ら加わるクロツクで動作するＤ−フリツプフロツ
プ（Ｄ−FF）、５，６，７，８はＤ−FFで、各
各位相の異なる制御パルスで動作する。９，１
０，１１，１２は積分器、１６はｎ入力１出力の
スイツチで、１８はスイツチ２，１６の制御とＤ
−FF５，６，７，８用の制御パルスを発生する
スイツチ制御・制御パルス発生回路である。ライ
ン１５よりスタートパルスがスイツチ制御・制御
パルス発生回路１８に加わる。
置のブロツクを示すものである。第１図におい
て、１はｎ個の入力信号、２はｎ入力１出力のス
イツチ、３はコンパレーター、４はライン１４か
ら加わるクロツクで動作するＤ−フリツプフロツ
プ（Ｄ−FF）、５，６，７，８はＤ−FFで、各
各位相の異なる制御パルスで動作する。９，１
０，１１，１２は積分器、１６はｎ入力１出力の
スイツチで、１８はスイツチ２，１６の制御とＤ
−FF５，６，７，８用の制御パルスを発生する
スイツチ制御・制御パルス発生回路である。ライ
ン１５よりスタートパルスがスイツチ制御・制御
パルス発生回路１８に加わる。
以上の様に構成された信号切換装置について、
以下第１図及び第２図を用いてその動作を説明す
る。
以下第１図及び第２図を用いてその動作を説明す
る。
まずΔMのＡ／Ｄ変換方法は作用で述べた様に
同じであり、Ｄ−FF４とＤ−FF８，Ｄ−FF４
とＤ−FF７，Ｄ−FF４とＤ−FF６，Ｄ−FF４
とＤ−FF５の各々が作用の所で述べた第５図の
Ｄ−FF３１と同じである。Ｄ−FF４はライン１
４上のクロツクで動作しており、Ｄ−FF８〜Ｄ
−FF５はクロツクのｎ倍の周期でクロツクの周
期が１周期ずつ異なるC1〜Coのパルスで動作し
ている。よつてクロツクの周期をT1とすれば、
ライン１７のパルスはnT1の周期で動作してお
り、１／nT1のサンプリング周期となる。よつ
て、ｎ入力１出力のスイツチ２，１６が第１図の
(1)の位置にある時（第２図のスイツチ２，１６の
状態参照）、コンパレーター３は入力信号１の(1)
と、積分器１２の出力信号を比較し結果をＤ−
FF４に入力する。Ｄ−FF４はクロツクでそのデ
ータをT1の周期でサンプリングを行ないライン
１３上に出力を出す。その出力信号をＤ−FF８
が制御パルスC1でラツチを行ない積分器１２に
入力され積分を行なう。この積分器１２は次のデ
ータが来るまで、積分出力を保持する。
同じであり、Ｄ−FF４とＤ−FF８，Ｄ−FF４
とＤ−FF７，Ｄ−FF４とＤ−FF６，Ｄ−FF４
とＤ−FF５の各々が作用の所で述べた第５図の
Ｄ−FF３１と同じである。Ｄ−FF４はライン１
４上のクロツクで動作しており、Ｄ−FF８〜Ｄ
−FF５はクロツクのｎ倍の周期でクロツクの周
期が１周期ずつ異なるC1〜Coのパルスで動作し
ている。よつてクロツクの周期をT1とすれば、
ライン１７のパルスはnT1の周期で動作してお
り、１／nT1のサンプリング周期となる。よつ
て、ｎ入力１出力のスイツチ２，１６が第１図の
(1)の位置にある時（第２図のスイツチ２，１６の
状態参照）、コンパレーター３は入力信号１の(1)
と、積分器１２の出力信号を比較し結果をＤ−
FF４に入力する。Ｄ−FF４はクロツクでそのデ
ータをT1の周期でサンプリングを行ないライン
１３上に出力を出す。その出力信号をＤ−FF８
が制御パルスC1でラツチを行ない積分器１２に
入力され積分を行なう。この積分器１２は次のデ
ータが来るまで、積分出力を保持する。
次にスイツチ２と１６の状態が(2)の状態になつ
た時、コンパレーター３は、入力信号１の(2)と積
分器１１の出力信号を比較し結果をＤ−FF４に
入力する。Ｄ−FF４はクロツクでそのデーター
をT1の周期でサンプリングを行ない出力をライ
ン１３に出す。以上の様に同等の事が積分器ｎま
で行なわれ、第１図，第２図のスタートパルスで
スイツチ制御・制御パルス発生回路１８がリセツ
トされ入力信号の(1)から同様の事を行なう。以上
により、入力信号１の(1)〜(n)は各々、nT1のサン
プリング周期でサンプリングされ、第２図の最下
図に示す様にクロツクのT1の周期でサンプリン
グされたデーターが(1)，(n)の様に時系列的に配置
され１ビツトの信号となり、Ｄ−FF４の出力と
なり次段へ伝送される。
た時、コンパレーター３は、入力信号１の(2)と積
分器１１の出力信号を比較し結果をＤ−FF４に
入力する。Ｄ−FF４はクロツクでそのデーター
をT1の周期でサンプリングを行ない出力をライ
ン１３に出す。以上の様に同等の事が積分器ｎま
で行なわれ、第１図，第２図のスタートパルスで
スイツチ制御・制御パルス発生回路１８がリセツ
トされ入力信号の(1)から同様の事を行なう。以上
により、入力信号１の(1)〜(n)は各々、nT1のサン
プリング周期でサンプリングされ、第２図の最下
図に示す様にクロツクのT1の周期でサンプリン
グされたデーターが(1)，(n)の様に時系列的に配置
され１ビツトの信号となり、Ｄ−FF４の出力と
なり次段へ伝送される。
以上の様な状態で伝送されたライン１３のデー
ターは受け取り側で、クロツクとスタートパルス
があれば、上記と同様にクロツクとスタートパル
スより、制御パルスのC1〜Coを作り、Ｄ−FFを
通せば、入力信号のΔMされた信号を得る事がで
きる。そのブロツク図を第３図に示す。この第３
図および第４図において第１図よりＤ−FF４の
出力データーと、クロツク，スタートパルスの信
号が出力データーはＤ−FF２０に入力され、ク
ロツクとスタートパルスは制御部２４に入力さ
れ、第２図の制御パルスの内のCkと同じタイミ
ングの制御パルスを制御部２４より発生し、それ
をＤ−FF２０用のクロツクパルスとしてＤ−FF
２０に入力する。そうすれば第４図の周期nT1の
Ｄ−FF出力ｋのデーターが再生され、それを積
分器２１で積分すれば、もとの第１図の入力信号
１の(k)が再生できる。
ターは受け取り側で、クロツクとスタートパルス
があれば、上記と同様にクロツクとスタートパル
スより、制御パルスのC1〜Coを作り、Ｄ−FFを
通せば、入力信号のΔMされた信号を得る事がで
きる。そのブロツク図を第３図に示す。この第３
図および第４図において第１図よりＤ−FF４の
出力データーと、クロツク，スタートパルスの信
号が出力データーはＤ−FF２０に入力され、ク
ロツクとスタートパルスは制御部２４に入力さ
れ、第２図の制御パルスの内のCkと同じタイミ
ングの制御パルスを制御部２４より発生し、それ
をＤ−FF２０用のクロツクパルスとしてＤ−FF
２０に入力する。そうすれば第４図の周期nT1の
Ｄ−FF出力ｋのデーターが再生され、それを積
分器２１で積分すれば、もとの第１図の入力信号
１の(k)が再生できる。
又、第３図のＤ−FF２０の出力を第５図に示
す様にデイジタル積分器３９，デイジタルLPF
４０，スイツチ４１，量子化回路４２を用いてデ
イジタル変換を行なえば、出力ライン４３に
PCM符号が得られる為、信号をデイジタル信号
処理する事も可能である。この変換回路について
は、〔｛グツドマンD.J.（Good man，D.J.）：ザ・
アプリケーシヨン オブ デルタ モジユレーシ
ヨン トウ アナログ トウ ピーシーエム エ
ンコーデイング（“The application of Delta
modulation to Analog to PCM encoding”，）
ベルシステムテクノロジー（Bell Syst.Tech.）
J.，48，２，PP.321〜342（Feb.1969）｝，｛電子通
信学会編「デイジタル信号処理の応用」P.P.144.
（昭和56年５月20日）｝〕に詳細に紹介されている。
す様にデイジタル積分器３９，デイジタルLPF
４０，スイツチ４１，量子化回路４２を用いてデ
イジタル変換を行なえば、出力ライン４３に
PCM符号が得られる為、信号をデイジタル信号
処理する事も可能である。この変換回路について
は、〔｛グツドマンD.J.（Good man，D.J.）：ザ・
アプリケーシヨン オブ デルタ モジユレーシ
ヨン トウ アナログ トウ ピーシーエム エ
ンコーデイング（“The application of Delta
modulation to Analog to PCM encoding”，）
ベルシステムテクノロジー（Bell Syst.Tech.）
J.，48，２，PP.321〜342（Feb.1969）｝，｛電子通
信学会編「デイジタル信号処理の応用」P.P.144.
（昭和56年５月20日）｝〕に詳細に紹介されている。
発明の効果
以上の様に本発明によれば、ΔMを使用してア
ナログ信号を１ビツトのΔM信号に変換でき、
ΔM信号はデイジタル回路で、PCM信号化でき、
デイジタル信号処理が行なえ、実施例で述べた様
に、データーと、クロツクとスタートパルスの３
本の線で、ｎ個の入力信号を伝送でき、受け取つ
た方で、適当な制御パルスを作り、Ｄ−FFを使
用して、簡単にｎ個の入力信号の内から１つの信
号を取り出すことができ、簡単なデイジタル処理
で再生されたΔMを、PCM化して信号処理が可
能となる。又、第１図に示すブロツクは、IC化
が容易で、アナログ部分はスイツチとコンパレー
ターと積分器で他はすべてデイジタル回路で構成
できる為、通常のＡ／Ｄ変換器より安価に製作す
ることができる利点も有する。
ナログ信号を１ビツトのΔM信号に変換でき、
ΔM信号はデイジタル回路で、PCM信号化でき、
デイジタル信号処理が行なえ、実施例で述べた様
に、データーと、クロツクとスタートパルスの３
本の線で、ｎ個の入力信号を伝送でき、受け取つ
た方で、適当な制御パルスを作り、Ｄ−FFを使
用して、簡単にｎ個の入力信号の内から１つの信
号を取り出すことができ、簡単なデイジタル処理
で再生されたΔMを、PCM化して信号処理が可
能となる。又、第１図に示すブロツクは、IC化
が容易で、アナログ部分はスイツチとコンパレー
ターと積分器で他はすべてデイジタル回路で構成
できる為、通常のＡ／Ｄ変換器より安価に製作す
ることができる利点も有する。
第１図は本発明の一実施例における信号切換装
置のブロツク図、第２図は第１図の動作説明のた
めのタイミングチヤート、第３図および第４図は
ΔMアナログ変換手段のブロツク図および動作説
明のためのタイミングチヤート、第５図は
ΔMPCM変換手段のブロツク図、第６図，第７
図はΔMの原理構成を示すブロツク図および動作
説明のための波形図、第８図は従来の信号切換装
置のブロツク図である。 ２……ｎ入力１出力スイツチ、３……コンパレ
ーター、４……Ｄ−FF（０）、５……Ｄ−FF(n)、
６……Ｄ−FF（ｎ−１）、７……Ｄ−FF(2)、８…
…Ｄ−FF(1)、９……積分器(n)、１０……積分器
（ｎ−１）、１１……積分器(2)、１２……積分器
(1)、１６……ｎ入力１出力スイツチ、１８……ス
イツチ制御・制御パルス発生回路。
置のブロツク図、第２図は第１図の動作説明のた
めのタイミングチヤート、第３図および第４図は
ΔMアナログ変換手段のブロツク図および動作説
明のためのタイミングチヤート、第５図は
ΔMPCM変換手段のブロツク図、第６図，第７
図はΔMの原理構成を示すブロツク図および動作
説明のための波形図、第８図は従来の信号切換装
置のブロツク図である。 ２……ｎ入力１出力スイツチ、３……コンパレ
ーター、４……Ｄ−FF（０）、５……Ｄ−FF(n)、
６……Ｄ−FF（ｎ−１）、７……Ｄ−FF(2)、８…
…Ｄ−FF(1)、９……積分器(n)、１０……積分器
（ｎ−１）、１１……積分器(2)、１２……積分器
(1)、１６……ｎ入力１出力スイツチ、１８……ス
イツチ制御・制御パルス発生回路。
Claims (1)
- １ ｎ個のアナログ信号を第１のｎ入力１出力の
スイツチ回路に入力し、第１のスイツチ回路の出
力をコンパレーターの一方に入力し、上記コンパ
レーターの出力を周期T1のクロツクで動作する
Ｄ−フリツプフロツプに入力し、上記Ｄ−フリツ
プフロツプの出力をｎ個のＤ−フリツプフロツプ
に各々入力し、ｎ個のＤ−フリツプフロツプの出
力を各々、ｎ個の積分器に入力し、ｎ個の積分器
の出力を第２のｎ入力１出力のスイツチ回路に入
力し、第２のｎ入力１出力のスイツチ出力を上記
コンパレーターのもう一方に入力し、第１のスイ
ツチと第２のスイツチはスイツチ制御兼制御パル
ス発生回路のスイツチ制御により同期して切換え
られるように構成され、スイツチ制御兼制御パル
ス発生回路はスタートパルスにより制御され、か
つ上記の周期T1のクロツクが入力され、上記ス
イツチ制御兼制御パルス発生回路は周期nT1のT1
づつ周期の異なるｎ個のパルスを出力してそれら
のパルスを各々、上記ｎ個のＤ−フリツプフロツ
プのクロツク用パルスとして供給し、上記スイツ
チ制御兼制御パルス発生回路から出力される周期
nT1のｎ個のパルス内の１つを制御パルスCKとし
て、周期T1のクロツクで動作するＤ−フリツプ
フロツプの出力をラツチする事により、信号を切
換えることを特徴とする信号切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199761A JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199761A JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260325A JPS6260325A (ja) | 1987-03-17 |
| JPH0433177B2 true JPH0433177B2 (ja) | 1992-06-02 |
Family
ID=16413181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199761A Granted JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260325A (ja) |
-
1985
- 1985-09-10 JP JP60199761A patent/JPS6260325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260325A (ja) | 1987-03-17 |
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