JPS6260325A - 信号切換装置 - Google Patents
信号切換装置Info
- Publication number
- JPS6260325A JPS6260325A JP60199761A JP19976185A JPS6260325A JP S6260325 A JPS6260325 A JP S6260325A JP 60199761 A JP60199761 A JP 60199761A JP 19976185 A JP19976185 A JP 19976185A JP S6260325 A JPS6260325 A JP S6260325A
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- JP
- Japan
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- switch
- output
- control
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン受像機や、ステレオアンプ等の
外部音声入力機器からの音声入力信号等を切換える信号
切換装置に関するものである。
外部音声入力機器からの音声入力信号等を切換える信号
切換装置に関するものである。
従来の技術
近年、アナログ信号処理がディジタル信号処理へと変化
しており、音声信号の様に比較的周波数の低いものから
ディジタル信号処理が導入されてきている０音声信号の
切換は、アナログ方式により切換えられて、ム／Ｄ変換
器により、ディジタル信号化されている。
しており、音声信号の様に比較的周波数の低いものから
ディジタル信号処理が導入されてきている０音声信号の
切換は、アナログ方式により切換えられて、ム／Ｄ変換
器により、ディジタル信号化されている。
以下図面を参照しながら、上述した従来のアナログ信号
切換の一例について説明する。
切換の一例について説明する。
゛ 第８図はアナログ信号切換を示すものである。
第８図において、ａ個の入力４４が、ａ入力１出力のス
イッチ２５に入力され、スイッチ２５の出力がム／Ｄ変
換器２７に入力され、ム／Ｄ変換され、出力ライン２８
にディジタル変換出力を得る。
イッチ２５に入力され、スイッチ２５の出力がム／Ｄ変
換器２７に入力され、ム／Ｄ変換され、出力ライン２８
にディジタル変換出力を得る。
スイッチ２６は制御回路２６により制御されており、制
御ライン２９から入る制御信号によりスイッチ２６の位
置が決定されている。
御ライン２９から入る制御信号によりスイッチ２６の位
置が決定されている。
発明が解決しようとする問題点
ところが、第８図の様なアナログ方式の信号切換回路に
おいては、入力信号の数が増えるに従って、制御信号の
数が増加する。これは、制御信号の一つ一つは高レベル
（Ｈ）または低レベル（Ｌ）の形で送られてくるため、
入力数が１〜２では１本、４人力以下では２本、８人力
以下では３本、１６人力以下では４本・・・・・・１人
力以下では、１ｏｇ２１（２’＼ｉ ）、ｌ−（２１＝
ｉ ＞となり、入力信号数が増加するに従って、制御信
号が増加し、スイッチ２６と、ム／Ｄ変換器２７が離れ
ており、制御信号の発生部が離れている場合には、接続
する為の線の本数が増加する事となり、線のコストが増
加し、線の本数の増加により構成の複雑さと、作業の煩
雑さを増すという問題点を有していた。
おいては、入力信号の数が増えるに従って、制御信号の
数が増加する。これは、制御信号の一つ一つは高レベル
（Ｈ）または低レベル（Ｌ）の形で送られてくるため、
入力数が１〜２では１本、４人力以下では２本、８人力
以下では３本、１６人力以下では４本・・・・・・１人
力以下では、１ｏｇ２１（２’＼ｉ ）、ｌ−（２１＝
ｉ ＞となり、入力信号数が増加するに従って、制御信
号が増加し、スイッチ２６と、ム／Ｄ変換器２７が離れ
ており、制御信号の発生部が離れている場合には、接続
する為の線の本数が増加する事となり、線のコストが増
加し、線の本数の増加により構成の複雑さと、作業の煩
雑さを増すという問題点を有していた。
問題点を解決するための手段
上記問題点を解決するために、本発明は、ｎ個のアナロ
グ信号を第１のｎ入力１出力のスイッチ回路に入力し、
第１のスイッチ回路の出力をコンパレーターの一方に入
力し、そのコンパレーターの出力を周期Ｔ、のクロック
で動作するＤ−フリップフロップに入力し、そのＤ−７
リツプフロソプの出力をｎ個のＤ−クリップフロップに
各々入力ｔ、、ｎ個のＤ−フリップフロップの出力は、
各各、ｎ個の積分器に入力し、ｎ個の積分器の出力は第
２のｎ入力１出力のスイッチ回路に入力し、第２Ｏｎ人
力１出力のスイッチ出力を上記のコンパレーターのもう
一方に入力し、第１のスイッチと第２のスイッチはスイ
ッチ制御・制御パルス発生回路のスイッチ制御により同
期して切換えるように成し、そのスイッチ制御・制御パ
ルス発生回路はスタートパルスにより制御され、又、上
記の周期Ｔ、のクロックが入力され、スイッチ制御・制
御パルス発生回路は周期ｎＴ、のＴ１づつ周期の異なる
ｎ個のパルスを出力して、それらのパルスを各々上記ｎ
個のＤ−フリップフロップのクロック用パルスとして供
給するという構成を備えたものである。
グ信号を第１のｎ入力１出力のスイッチ回路に入力し、
第１のスイッチ回路の出力をコンパレーターの一方に入
力し、そのコンパレーターの出力を周期Ｔ、のクロック
で動作するＤ−フリップフロップに入力し、そのＤ−７
リツプフロソプの出力をｎ個のＤ−クリップフロップに
各々入力ｔ、、ｎ個のＤ−フリップフロップの出力は、
各各、ｎ個の積分器に入力し、ｎ個の積分器の出力は第
２のｎ入力１出力のスイッチ回路に入力し、第２Ｏｎ人
力１出力のスイッチ出力を上記のコンパレーターのもう
一方に入力し、第１のスイッチと第２のスイッチはスイ
ッチ制御・制御パルス発生回路のスイッチ制御により同
期して切換えるように成し、そのスイッチ制御・制御パ
ルス発生回路はスタートパルスにより制御され、又、上
記の周期Ｔ、のクロックが入力され、スイッチ制御・制
御パルス発生回路は周期ｎＴ、のＴ１づつ周期の異なる
ｎ個のパルスを出力して、それらのパルスを各々上記ｎ
個のＤ−フリップフロップのクロック用パルスとして供
給するという構成を備えたものである。
作用
本発明は上記した構成によって、基本的にはコンハレー
ターと積分器とＤ−フリップフロップがΔＭを構成して
いる。ここでΔＭについて説明を行なう。
ターと積分器とＤ−フリップフロップがΔＭを構成して
いる。ここでΔＭについて説明を行なう。
まず第６図、第６図において、入力信号（ｅｉ 、１が
ライン３ｏよりコンパレーター３１に入力され、ライン
３２上の比較信号（ｅｃ）と比較され、（ｅｉ、−ｅｃ
） の誤差信号（ｅｅ）を得る。この誤差信号ｅｅに
従って、コンパレーター３１はライン３４上にコンパレ
ーター出力を出力し、このコンパレーター出力信号をＤ
−ＦＦ３ｓにより、クロック３ｅで量子化を行なう。量
子化されたＤ−ＦＦ３５の出力は１ビツトの信号となり
ライン３７に出力され、その一部を積分器３８を通して
、積分器３８の出力として比較信号（ｅｃ）を得てコン
パレーター３１に人力する。すなわち、入力信号ｅ１に
対して１ビツトの出力信号を積分器３８の出力により追
従させながら量子化を行なってゆく方法がΔＭである。
ライン３ｏよりコンパレーター３１に入力され、ライン
３２上の比較信号（ｅｃ）と比較され、（ｅｉ、−ｅｃ
） の誤差信号（ｅｅ）を得る。この誤差信号ｅｅに
従って、コンパレーター３１はライン３４上にコンパレ
ーター出力を出力し、このコンパレーター出力信号をＤ
−ＦＦ３ｓにより、クロック３ｅで量子化を行なう。量
子化されたＤ−ＦＦ３５の出力は１ビツトの信号となり
ライン３７に出力され、その一部を積分器３８を通して
、積分器３８の出力として比較信号（ｅｃ）を得てコン
パレーター３１に人力する。すなわち、入力信号ｅ１に
対して１ビツトの出力信号を積分器３８の出力により追
従させながら量子化を行なってゆく方法がΔＭである。
以上の様なΔＭ方式のム／Ｄ変換器を利用して本発明の
信号切換装置は、ｎ個の入力信号をΔＭ方式でム／Ｄ変
換を行ない、そのｎ個の入力信号を１ビツトの量子化し
た信号として取扱い、又、その１ビツトの量子化に対し
て、ｎ個の各々の信号を、時系列で並べて出力する方法
により、クロックと、スタートパルスと１ビツト量子化
の出力の３本のラインで、他の処理段へ入力信号を伝送
する事ができる。
信号切換装置は、ｎ個の入力信号をΔＭ方式でム／Ｄ変
換を行ない、そのｎ個の入力信号を１ビツトの量子化し
た信号として取扱い、又、その１ビツトの量子化に対し
て、ｎ個の各々の信号を、時系列で並べて出力する方法
により、クロックと、スタートパルスと１ビツト量子化
の出力の３本のラインで、他の処理段へ入力信号を伝送
する事ができる。
実施例
以下本発明の一実施例の信号切換装置について、図面を
参照しながら説明する。
参照しながら説明する。
第１図は本発明の一実施例における信号切換装置のブロ
ックを示すものである。第１図において、１はｎ個の入
力信号、２はｎ入力１出力のスイッチ、３はコンパレー
ター、４はライン１４から加わるクロックで動作するＤ
−フリップフロップ（Ｄ−ＦＦ）、５．６，７，８はＤ
−ＦＦで、各各位相の異なる制御パルスで動作する。９
，１０゜１１．１２は積分器、１６はｎ入力１出力のス
イッチで、１８はスイッチ２，１６０制御とＤ−ＦＦ５
，６，７．８用の制御パルスを発生するスイッチ制御・
制御パルス発生回路である。ライン１６よりスタートパ
ルスがスイッチ制御・制御パルス発生回路１８に加わる
。
ックを示すものである。第１図において、１はｎ個の入
力信号、２はｎ入力１出力のスイッチ、３はコンパレー
ター、４はライン１４から加わるクロックで動作するＤ
−フリップフロップ（Ｄ−ＦＦ）、５．６，７，８はＤ
−ＦＦで、各各位相の異なる制御パルスで動作する。９
，１０゜１１．１２は積分器、１６はｎ入力１出力のス
イッチで、１８はスイッチ２，１６０制御とＤ−ＦＦ５
，６，７．８用の制御パルスを発生するスイッチ制御・
制御パルス発生回路である。ライン１６よりスタートパ
ルスがスイッチ制御・制御パルス発生回路１８に加わる
。
以上の様に構成された信号切換装置について、以下第１
図及び第２図を用いてその動作を説明する０ まず６Ｍのム／Ｄ変換方法は作用で述べた様に同じであ
り、Ｄ−ＦＦ４とＤ−Ｆ Ｆａ 、 Ｄ−Ｆ Ｆ４とＤ
−ＦＦ７．Ｄ−ＦＦ４とＤ−ＦＦ６．Ｄ−ＦＦａとＤ−
ＦＦ５の各々が作用の所で述べた第６図のＤ−ＦＦ３１
と同じである。Ｄ−ＦＦ４はライン１４上のクロックで
動作しており、Ｄ −ＦＦ８〜Ｄ−ＦＦ５はクロックの
ｎ倍の周期でクロックの周期が１周期ずつ異なるＣ１〜
Ｃｎのパルスで動作している。よってクロックの周期を
Ｔ。
図及び第２図を用いてその動作を説明する０ まず６Ｍのム／Ｄ変換方法は作用で述べた様に同じであ
り、Ｄ−ＦＦ４とＤ−Ｆ Ｆａ 、 Ｄ−Ｆ Ｆ４とＤ
−ＦＦ７．Ｄ−ＦＦ４とＤ−ＦＦ６．Ｄ−ＦＦａとＤ−
ＦＦ５の各々が作用の所で述べた第６図のＤ−ＦＦ３１
と同じである。Ｄ−ＦＦ４はライン１４上のクロックで
動作しており、Ｄ −ＦＦ８〜Ｄ−ＦＦ５はクロックの
ｎ倍の周期でクロックの周期が１周期ずつ異なるＣ１〜
Ｃｎのパルスで動作している。よってクロックの周期を
Ｔ。
とすれば、ライン１７のパルスｕｎＴ、の周期で動作し
ており、１／ｎＴ、のサンプリング周期となる。よって
、ｎ入力１出力のスイッチ２，１６が第１図の（１）の
位置にある時（第２図のスイッチ２．１６の状態参照）
、コンパレーター３は入力信号１の（１）と、積分器１
２の出力信号を比較し結果をＤ−ＦＦ４に入力する。Ｄ
−ＦＦａはクロックでそのデーターをＴ、の周期でサン
プリングを行ないライン１３上に出力を出す。その出力
信号をＤ−ＦＦａが制御パルスＣ４でラッチを行ない積
分器１２に入力され積分を行なう。この積分器１２は次
のデーターが来るまで、積分出力を保持する。
ており、１／ｎＴ、のサンプリング周期となる。よって
、ｎ入力１出力のスイッチ２，１６が第１図の（１）の
位置にある時（第２図のスイッチ２．１６の状態参照）
、コンパレーター３は入力信号１の（１）と、積分器１
２の出力信号を比較し結果をＤ−ＦＦ４に入力する。Ｄ
−ＦＦａはクロックでそのデーターをＴ、の周期でサン
プリングを行ないライン１３上に出力を出す。その出力
信号をＤ−ＦＦａが制御パルスＣ４でラッチを行ない積
分器１２に入力され積分を行なう。この積分器１２は次
のデーターが来るまで、積分出力を保持する。
次にスイッチ２と１６の状態が０２）の状態になった時
、コンパレーター３は、入力信号１の（２）と積分器１
１の出力信号を比較し結果をＤ−ＦＦａに入力する。Ｄ
−ＦＦ４ｉｊクロツクでそのデーターをＴ、の周期でサ
ンプリングを行ない出力をライン１３に出す。以上の様
に同等の事が積分器ｎまで行なわれ、第１図、第２図の
スタートパルスでスイッチ制御・制御パルス発生回路１
８がリセットされ入力信号の（１）から同様の事を行な
う。以上により、入力信号１の（１）〜（ｎ）は各々、
ｎ’ｒ、のサンプリング周期でサンプリングされ、第２
図の最下図に示す様にクロックので、の周期でサンプリ
ングされたデーターが（１） 、 （ｎ）の様に時系列
的に配置され１ピツトの信号となり、Ｄ−ＦＦａの出力
となり次段へ伝送される。
、コンパレーター３は、入力信号１の（２）と積分器１
１の出力信号を比較し結果をＤ−ＦＦａに入力する。Ｄ
−ＦＦ４ｉｊクロツクでそのデーターをＴ、の周期でサ
ンプリングを行ない出力をライン１３に出す。以上の様
に同等の事が積分器ｎまで行なわれ、第１図、第２図の
スタートパルスでスイッチ制御・制御パルス発生回路１
８がリセットされ入力信号の（１）から同様の事を行な
う。以上により、入力信号１の（１）〜（ｎ）は各々、
ｎ’ｒ、のサンプリング周期でサンプリングされ、第２
図の最下図に示す様にクロックので、の周期でサンプリ
ングされたデーターが（１） 、 （ｎ）の様に時系列
的に配置され１ピツトの信号となり、Ｄ−ＦＦａの出力
となり次段へ伝送される。
以上の様な状態で伝送されたライン１３のデーターは受
は取υ側で、クロックとスタートパルスがあれば、上記
と同様にクロックとスタートパルスより、制御パルスの
Ｃ４〜Ｃｎを作り、Ｄ−ＦＦを通せば、入力信号のΔＶ
された信号を得る事ができる。そのブロック図を第３図
に示す。この第３図および第４図において第１図よりＤ
−ＦＦ４の出力データーと、クロック、スタートパルス
の信号が出力データーはＤ−ＦＦ２０に入力され、クロ
ックとスタートパルスは制御部２４に入力され、第２図
の制御パルスの内のＣｋと同じタイミングの制御パルス
を一制御部２４より発生し、それをＤ−ＦＦ２０用のク
ロックパルスとしてＤ −ＦＦ２０に入力する。そうす
れば第４図の周期ｎＴ、のＤ−ＦＦ出力にのデーターが
再生され、それを積分器２１で積分すれば、もとの第１
図の入力信号１の（ｋ）が再生できる。
は取υ側で、クロックとスタートパルスがあれば、上記
と同様にクロックとスタートパルスより、制御パルスの
Ｃ４〜Ｃｎを作り、Ｄ−ＦＦを通せば、入力信号のΔＶ
された信号を得る事ができる。そのブロック図を第３図
に示す。この第３図および第４図において第１図よりＤ
−ＦＦ４の出力データーと、クロック、スタートパルス
の信号が出力データーはＤ−ＦＦ２０に入力され、クロ
ックとスタートパルスは制御部２４に入力され、第２図
の制御パルスの内のＣｋと同じタイミングの制御パルス
を一制御部２４より発生し、それをＤ−ＦＦ２０用のク
ロックパルスとしてＤ −ＦＦ２０に入力する。そうす
れば第４図の周期ｎＴ、のＤ−ＦＦ出力にのデーターが
再生され、それを積分器２１で積分すれば、もとの第１
図の入力信号１の（ｋ）が再生できる。
又、第３図のＤ−ＦＦ２０の出力を第６図に示す様にデ
ィジタル積分器３９．ディジタルＬＰＦ４０、スイッチ
４１．量子化回路４２を用いてディジタル変換を行なえ
ば、出力ライン４３にＰＣＭ符号が得られる為、信号を
ディジタル信号処理する事も可能である。この変換回路
については、〔（グツドマフＤ、Ｊ、（ＧＯＯｄ ｍ
！Ｌｎ、Ｄ、Ｊ、）：ザ・アプリケーション オプ デ
ルタ モジュレーション トウ アナログ トウ ビー
シーエムエンコーディング（”Ｔｈｅ ａｐｐｌｉｃ＆
ｔｉｏｎ ｏｆＤｅｌｔａ ｍｏｄｕｌａｔｉｏｎ ｔ
ｏ人ｎａｌｏｇ ｔｏ ＰＣＭθｎｃｏｄｉｎｇ”、）
ベルシステムテクノロジー（Ｂｅｌｌ ５ｙｓｔ、Ｔ
ｅｃｈ、ンＪ、、４８．２ 、ＰＰ 、３２１〜３４２
（Ｆｅｂ、１９ｅ９））、（電子通信学会綿「ディジタ
ル信号処理の応用Ｊ Ｐ、Ｐ、１４４．（昭和６６年６
月２０日））〕に詳細に紹介されている。
ィジタル積分器３９．ディジタルＬＰＦ４０、スイッチ
４１．量子化回路４２を用いてディジタル変換を行なえ
ば、出力ライン４３にＰＣＭ符号が得られる為、信号を
ディジタル信号処理する事も可能である。この変換回路
については、〔（グツドマフＤ、Ｊ、（ＧＯＯｄ ｍ
！Ｌｎ、Ｄ、Ｊ、）：ザ・アプリケーション オプ デ
ルタ モジュレーション トウ アナログ トウ ビー
シーエムエンコーディング（”Ｔｈｅ ａｐｐｌｉｃ＆
ｔｉｏｎ ｏｆＤｅｌｔａ ｍｏｄｕｌａｔｉｏｎ ｔ
ｏ人ｎａｌｏｇ ｔｏ ＰＣＭθｎｃｏｄｉｎｇ”、）
ベルシステムテクノロジー（Ｂｅｌｌ ５ｙｓｔ、Ｔ
ｅｃｈ、ンＪ、、４８．２ 、ＰＰ 、３２１〜３４２
（Ｆｅｂ、１９ｅ９））、（電子通信学会綿「ディジタ
ル信号処理の応用Ｊ Ｐ、Ｐ、１４４．（昭和６６年６
月２０日））〕に詳細に紹介されている。
発明の効果
以上の様に本発明によれば、ΔＭを使用してアナログ信
号を１ピツトのΔＭ信号に変換でき、ΔＭ信号はディジ
タル回路で、ＰＣＭ信号化でき、ディジタル信号処理が
行なえ、実施例で述べた様に、データーと、クロックと
スタートパルスの３本の線で、ｎ個の入力信号を伝送で
き、受は取った方で、適当な制御パルスを作り、Ｄ−Ｆ
Ｆを使用して、簡単にｎ個の入力信号の内から１つの信
号を取り出すことができ、簡単なディジタル処理で再生
されたΔＭを、ＰＣＭ化して信号処理が可能となる。又
、第１図に示すブロックは、ＩＣ化が容易で、アナログ
部分はスイッチとコンパレーターと積分器で他はすべて
ディジタル回路で構成できる為、通常のＡ／Ｄ変換器よ
り安価に製作することかできる利点も有する。
号を１ピツトのΔＭ信号に変換でき、ΔＭ信号はディジ
タル回路で、ＰＣＭ信号化でき、ディジタル信号処理が
行なえ、実施例で述べた様に、データーと、クロックと
スタートパルスの３本の線で、ｎ個の入力信号を伝送で
き、受は取った方で、適当な制御パルスを作り、Ｄ−Ｆ
Ｆを使用して、簡単にｎ個の入力信号の内から１つの信
号を取り出すことができ、簡単なディジタル処理で再生
されたΔＭを、ＰＣＭ化して信号処理が可能となる。又
、第１図に示すブロックは、ＩＣ化が容易で、アナログ
部分はスイッチとコンパレーターと積分器で他はすべて
ディジタル回路で構成できる為、通常のＡ／Ｄ変換器よ
り安価に製作することかできる利点も有する。
第１図は本発明の一実施例における信号切換装置のブロ
ック図、第２図は第１図の動作説明のためのタイミング
チャート、第３図および第４図はΔＭ７ナログ変換手段
のブロック図および動作説明のためのタイミングチャー
ト、第５図はΔＭＰＣＭ変換手段のブロック図、第６図
、第７図はΔＭの原理構成を示すブロック図および動作
説明のための波形図、第８図は従来の信号切換装置のブ
ロック図である。 ２・・・・・・ｎ入力１出力スイツチ、３・・・・・・
コンパレーター、ａ・−−−−−Ｄ −Ｆ Ｆ（ｏ）、
５ ・・・−・Ｄ −Ｆ Ｆ（ｎ）、６・・・−・Ｄ−
Ｆ Ｆ （ｎ−１）、７−・−Ｄ−Ｆ Ｆ（２）、８・
・・・・・Ｄ −Ｆ Ｆ（１）、 ９・・・・・・積分
器（ｎ）、 １０・・・・・・積分器（ｎ−１）、１１
・・・・・・積分器（２）、１２・・・・・・積分器（
１）、１６・・・・・・ｎ入力１出力スイツチ、１８・
・・・・・スイッチ制御・制御パルス発生回路０代理人
の氏名 弁理士 中 尾 敏 男 ほか１名第２図 第３図 第４図 η−Ｔｌ 第５図 第６図 第７図 第８図
ック図、第２図は第１図の動作説明のためのタイミング
チャート、第３図および第４図はΔＭ７ナログ変換手段
のブロック図および動作説明のためのタイミングチャー
ト、第５図はΔＭＰＣＭ変換手段のブロック図、第６図
、第７図はΔＭの原理構成を示すブロック図および動作
説明のための波形図、第８図は従来の信号切換装置のブ
ロック図である。 ２・・・・・・ｎ入力１出力スイツチ、３・・・・・・
コンパレーター、ａ・−−−−−Ｄ −Ｆ Ｆ（ｏ）、
５ ・・・−・Ｄ −Ｆ Ｆ（ｎ）、６・・・−・Ｄ−
Ｆ Ｆ （ｎ−１）、７−・−Ｄ−Ｆ Ｆ（２）、８・
・・・・・Ｄ −Ｆ Ｆ（１）、 ９・・・・・・積分
器（ｎ）、 １０・・・・・・積分器（ｎ−１）、１１
・・・・・・積分器（２）、１２・・・・・・積分器（
１）、１６・・・・・・ｎ入力１出力スイツチ、１８・
・・・・・スイッチ制御・制御パルス発生回路０代理人
の氏名 弁理士 中 尾 敏 男 ほか１名第２図 第３図 第４図 η−Ｔｌ 第５図 第６図 第７図 第８図
Claims (1)
- ｎ個のアナログ信号を第１のｎ入力１出力のスイッチ回
路に入力し、第１のスイッチ回路の出力をコンパレータ
ーの一方に入力し、上記コンパレーターの出力を周期Ｔ
＿１のクロックで動作するＤ−フリップフロップに入力
し、上記Ｄ−フリップフロップの出力をｎ個のＤ−フリ
ップフロップに各々入力し、ｎ個のＤ−フリップフロッ
プの出力を各々、ｎ個の積分器に入力し、ｎ個の積分器
の出力を第２のｎ入力１出力のスイッチ回路に入力し、
第２のｎ入力１出力のスイッチを上記コンパレーターの
もう一方に入力し、第１のスイッチと第２のスイッチは
スイッチ制御兼制御パルス発生回路のスイッチ制御によ
り同期して切換えられるように構成され、スイッチ制御
兼制御パルス発生回路はスタートパルスにより制御され
、かつ上記の周期Ｔ＿１のクロックが入力され、上記ス
イッチ制御兼制御パルス発生回路は周期ｎＴ＿１のＴ＿
１づつ周期の異なるｎ個のパルスを出力してそれらのパ
ルスを各々、上記ｎ個のＤ−フリップフロップのクロッ
ク用パルスとして供給することを特徴とする信号切換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199761A JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199761A JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260325A true JPS6260325A (ja) | 1987-03-17 |
| JPH0433177B2 JPH0433177B2 (ja) | 1992-06-02 |
Family
ID=16413181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199761A Granted JPS6260325A (ja) | 1985-09-10 | 1985-09-10 | 信号切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260325A (ja) |
-
1985
- 1985-09-10 JP JP60199761A patent/JPS6260325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433177B2 (ja) | 1992-06-02 |
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