JPH04332046A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04332046A JPH04332046A JP3102311A JP10231191A JPH04332046A JP H04332046 A JPH04332046 A JP H04332046A JP 3102311 A JP3102311 A JP 3102311A JP 10231191 A JP10231191 A JP 10231191A JP H04332046 A JPH04332046 A JP H04332046A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- data
- storage circuit
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に制御記憶回路方式の情報処理装置に関する。
に制御記憶回路方式の情報処理装置に関する。
【０００２】
【従来の技術】従来、制御記憶回路の出力には、通常誤
り訂正符号発生回路が付加されているが、１ビットエラ
ー発生時にはロギング情報として報告されると同時にデ
ータは自動訂正されるため、そのまま放置しておくかあ
るいは定期保守時にメモリ素子交換を実施している。
り訂正符号発生回路が付加されているが、１ビットエラ
ー発生時にはロギング情報として報告されると同時にデ
ータは自動訂正されるため、そのまま放置しておくかあ
るいは定期保守時にメモリ素子交換を実施している。
【０００３】
【発明が解決しようとする課題】上述した従来の制御記
憶回路方式の情報処理装置では、１ビットエラーが発生
した時、定期保守時にメモリ素子の交換を行わずにその
まま放置しておくと、１ビット故障アドレスの他のビッ
ト素子が故障すれば２ビット以上の故障となって訂正不
可能となり、装置稼動が停止する重大な障害となる欠点
があった。
憶回路方式の情報処理装置では、１ビットエラーが発生
した時、定期保守時にメモリ素子の交換を行わずにその
まま放置しておくと、１ビット故障アドレスの他のビッ
ト素子が故障すれば２ビット以上の故障となって訂正不
可能となり、装置稼動が停止する重大な障害となる欠点
があった。
【０００４】
【課題を解決するための手段】本発明の情報処理装置は
、情報処理装置に内蔵した制御記憶回路にアドレスを供
給するアドレスレジスタ回路と、１ビットエラー発生時
に誤り訂正符号発生回路で修正された読出しデータを格
納する修正データ記憶回路と、前記制御記憶回路の出力
信号と前記修正データ記憶回路の出力信号を選択する選
択回路と、この選択回路の出力信号を入力して修正する
前記誤り訂正符号発生回路と、エラー発生アドレスを記
憶するエラーアドレス記憶回路と、前記アドレスレジス
タ回路からのアドレスと前記エラーアドレス記憶回路か
らのアドレスを比較するアドレス比較回路とを備えてい
る。
、情報処理装置に内蔵した制御記憶回路にアドレスを供
給するアドレスレジスタ回路と、１ビットエラー発生時
に誤り訂正符号発生回路で修正された読出しデータを格
納する修正データ記憶回路と、前記制御記憶回路の出力
信号と前記修正データ記憶回路の出力信号を選択する選
択回路と、この選択回路の出力信号を入力して修正する
前記誤り訂正符号発生回路と、エラー発生アドレスを記
憶するエラーアドレス記憶回路と、前記アドレスレジス
タ回路からのアドレスと前記エラーアドレス記憶回路か
らのアドレスを比較するアドレス比較回路とを備えてい
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の情報処理装置の一実施例のブロック
図である。
る。図１は本発明の情報処理装置の一実施例のブロック
図である。
【０００６】本実施例は、制御記憶回路１と、アドレス
レジスタ回路２と、選択回路３と、誤り訂正符号発生回
路（ＥＣＣ回路と記す）４と、エラーアドレス記憶回路
５と、アドレス比較回路６と、修正データ記憶回路７と
を備えてなり、書込みデータ１０１および書込み信号１
０２を制御記憶回路１に入力し、アドレスレジスタ回路
２の出力信号１０３を制御記憶回路１，エラーアドレス
記憶回路５およびアドレス比較回路６に入力し、制御記
憶回路１の出力信号１０４を選択回路３に入力し、選択
回路３の出力信号１０５をＥＣＣ回路４に入力し、ＥＣ
Ｃ回路４の読出しデータ１０６を修正データ記憶回路３
と次段の論理回路に送出し、また１ビットエラー検出信
号１０７をエラーアドレス記憶回路５と修正データ記憶
回路７に入力し、エラーアドレス記憶回路５の出力信号
１０８をアドレス比較回路６に入力し、アドレス比較回
路６のアドレス一致信号１０９を選択回路３に入力し、
修正データ記憶回路７の出力信号１１０を選択回路３に
入力するように接続されている。
レジスタ回路２と、選択回路３と、誤り訂正符号発生回
路（ＥＣＣ回路と記す）４と、エラーアドレス記憶回路
５と、アドレス比較回路６と、修正データ記憶回路７と
を備えてなり、書込みデータ１０１および書込み信号１
０２を制御記憶回路１に入力し、アドレスレジスタ回路
２の出力信号１０３を制御記憶回路１，エラーアドレス
記憶回路５およびアドレス比較回路６に入力し、制御記
憶回路１の出力信号１０４を選択回路３に入力し、選択
回路３の出力信号１０５をＥＣＣ回路４に入力し、ＥＣ
Ｃ回路４の読出しデータ１０６を修正データ記憶回路３
と次段の論理回路に送出し、また１ビットエラー検出信
号１０７をエラーアドレス記憶回路５と修正データ記憶
回路７に入力し、エラーアドレス記憶回路５の出力信号
１０８をアドレス比較回路６に入力し、アドレス比較回
路６のアドレス一致信号１０９を選択回路３に入力し、
修正データ記憶回路７の出力信号１１０を選択回路３に
入力するように接続されている。
【０００７】通常動作時、すなわち制御記憶回路１が正
常の場合は、装置の立上げ時において、アドレスレジス
タ回路２の出力信号１０３に示されるアドレスに書込み
データ１０１が書込み信号１０２のタイミングで書き込
まれて、ファームウェアの内容が制御記憶回路１に書き
込まれる。また、装置の動作時になると、制御記憶回路
１は読出しのみとなり、アドレスレジスタ回路２の出力
信号１０３で示されるアドレスにより制御記憶回路１か
ら読み出された出力信号１０４が選択回路３を経由して
出力信号１０５としてＥＣＣ回路４に入力され、エラー
がなければ１ビットエラー検出信号１０７は“０”とな
り、読出しデータ１０６は次段の論理回路に送出される
。制御記憶回路１の出力信号１０４は、通常は選択回路
３で選択されてＥＣＣ回路４に入力され、読出しデータ
１０６として次段の論理回路へ送出される。しかしなが
ら、制御記憶回路１から読み出されたデータに１ビット
エラーがあった場合には、読出しデータ１０６は正しく
修正されて次段の論理回路へ送出されるが、１ビットエ
ラー検出信号１０７が検出され、その時のアドレスレジ
スタ回路２の出力信号１０３をエラーアドレス記憶回路
５に格納すると同時にＥＣＣ回路４で１ビットエラーが
修正されて出力される読出しデータ１０６を１ビットエ
ラー検出信号１０７のタイミングで修正データ記憶回路
７に格納する。
常の場合は、装置の立上げ時において、アドレスレジス
タ回路２の出力信号１０３に示されるアドレスに書込み
データ１０１が書込み信号１０２のタイミングで書き込
まれて、ファームウェアの内容が制御記憶回路１に書き
込まれる。また、装置の動作時になると、制御記憶回路
１は読出しのみとなり、アドレスレジスタ回路２の出力
信号１０３で示されるアドレスにより制御記憶回路１か
ら読み出された出力信号１０４が選択回路３を経由して
出力信号１０５としてＥＣＣ回路４に入力され、エラー
がなければ１ビットエラー検出信号１０７は“０”とな
り、読出しデータ１０６は次段の論理回路に送出される
。制御記憶回路１の出力信号１０４は、通常は選択回路
３で選択されてＥＣＣ回路４に入力され、読出しデータ
１０６として次段の論理回路へ送出される。しかしなが
ら、制御記憶回路１から読み出されたデータに１ビット
エラーがあった場合には、読出しデータ１０６は正しく
修正されて次段の論理回路へ送出されるが、１ビットエ
ラー検出信号１０７が検出され、その時のアドレスレジ
スタ回路２の出力信号１０３をエラーアドレス記憶回路
５に格納すると同時にＥＣＣ回路４で１ビットエラーが
修正されて出力される読出しデータ１０６を１ビットエ
ラー検出信号１０７のタイミングで修正データ記憶回路
７に格納する。
【０００８】こうすることにより、制御記憶回路１で１
ビットエラーが発生するアドレスに書き込まれていた正
しいデータを修正データ記憶回路７に保持することにな
る。したがって、制御記憶回路１からの出力信号１０４
で１ビットエラーが発生するアドレスのデータが読み出
される時に、アドレス比較回路６からアドレス一致信号
１０９が発生するので、このアドレス一致信号１０９を
制御記憶回路１の出力信号１０４と修正データ記憶回路
７の出力信号１１０とが入力される選択回路３の選択信
号にすることにより、修正データ記憶回路７の出力信号
１１０を選択して出力信号１０５としてＥＣＣ回路４に
入力すれば正しいデータがＥＣＣ回路４に入力されるこ
とになり、ＥＣＣ回路４で発生していた１ビットエラー
検出信号１０７は発生することはなくなる。
ビットエラーが発生するアドレスに書き込まれていた正
しいデータを修正データ記憶回路７に保持することにな
る。したがって、制御記憶回路１からの出力信号１０４
で１ビットエラーが発生するアドレスのデータが読み出
される時に、アドレス比較回路６からアドレス一致信号
１０９が発生するので、このアドレス一致信号１０９を
制御記憶回路１の出力信号１０４と修正データ記憶回路
７の出力信号１１０とが入力される選択回路３の選択信
号にすることにより、修正データ記憶回路７の出力信号
１１０を選択して出力信号１０５としてＥＣＣ回路４に
入力すれば正しいデータがＥＣＣ回路４に入力されるこ
とになり、ＥＣＣ回路４で発生していた１ビットエラー
検出信号１０７は発生することはなくなる。
【０００９】
【発明の効果】以上説明したように本発明は、制御記憶
回路で１ビットエラーが発生した時、ＥＣＣ回路によっ
て正しいデータに修正された読出しデータを格納する修
正データ記憶回路を内蔵し、修正データ記憶回路のデー
タに自動的に切り替えてＥＣＣ回路に送出するようにし
たので、もし、制御記憶回路で１ビットエラーが発生す
るアドレスで２ビット以上のエラーが発生しても、修正
データ記憶回路から正しいデータを選択して次段の論理
回路に送出することが可能となり、装置の稼動性を向上
させるという効果を有する。
回路で１ビットエラーが発生した時、ＥＣＣ回路によっ
て正しいデータに修正された読出しデータを格納する修
正データ記憶回路を内蔵し、修正データ記憶回路のデー
タに自動的に切り替えてＥＣＣ回路に送出するようにし
たので、もし、制御記憶回路で１ビットエラーが発生す
るアドレスで２ビット以上のエラーが発生しても、修正
データ記憶回路から正しいデータを選択して次段の論理
回路に送出することが可能となり、装置の稼動性を向上
させるという効果を有する。
【図１】本発明の情報処理装置の一実施例のブロック図
である。
である。
１ 制御記憶回路
２ アドレスレジスタ回路
３ 選択回路
４ ＥＣＣ回路
５ エラーアドレス記憶回路
６ アドレス比較回路
７ 修正データ記憶回路
Claims (1)
- 【請求項１】 情報処理装置に内蔵した制御記憶回路
にアドレスを供給するアドレスレジスタ回路と、１ビッ
トエラー発生時に誤り訂正符号発生回路で修正された読
出しデータを格納する修正データ記憶回路と、前記制御
記憶回路の出力信号と前記修正データ記憶回路の出力信
号を選択する選択回路と、この選択回路の出力信号を入
力して修正する前記誤り訂正符号発生回路と、エラー発
生アドレスを記憶するエラーアドレス記憶回路と、前記
アドレスレジスタ回路からのアドレスと前記エラーアド
レス記憶回路からのアドレスを比較するアドレス比較回
路とを備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102311A JPH04332046A (ja) | 1991-05-08 | 1991-05-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102311A JPH04332046A (ja) | 1991-05-08 | 1991-05-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332046A true JPH04332046A (ja) | 1992-11-19 |
Family
ID=14324055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102311A Pending JPH04332046A (ja) | 1991-05-08 | 1991-05-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332046A (ja) |
-
1991
- 1991-05-08 JP JP3102311A patent/JPH04332046A/ja active Pending
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