JPH0612273A - データメモリ監視方式 - Google Patents
データメモリ監視方式Info
- Publication number
- JPH0612273A JPH0612273A JP4168088A JP16808892A JPH0612273A JP H0612273 A JPH0612273 A JP H0612273A JP 4168088 A JP4168088 A JP 4168088A JP 16808892 A JP16808892 A JP 16808892A JP H0612273 A JPH0612273 A JP H0612273A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- circuit
- data memory
- data
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】パリティビットを用いたデータメモリの監視方
式において、パリティビット数を増やすことなく偶数・
奇数パリティ双方をチェックすることにより、障害の検
出率を高める。 【構成】パリティ生成回路１０２及び選択回路１０６か
ら成るパリティ付加回路と、パリティ検査回路１１４及
び選択回路１１７から成るパリティ検出回路とを、フレ
ーム単位で偶数パリティ及び奇数パリティの交互切替え
させることにより、１ビットのパリティビットで偶数、
奇数両方のパリティチェックを交互に行なう。
式において、パリティビット数を増やすことなく偶数・
奇数パリティ双方をチェックすることにより、障害の検
出率を高める。 【構成】パリティ生成回路１０２及び選択回路１０６か
ら成るパリティ付加回路と、パリティ検査回路１１４及
び選択回路１１７から成るパリティ検出回路とを、フレ
ーム単位で偶数パリティ及び奇数パリティの交互切替え
させることにより、１ビットのパリティビットで偶数、
奇数両方のパリティチェックを交互に行なう。
Description
【０００１】
【産業上の利用分野】本発明はデータメモリ監視方式に
関し、特にパリティを用いてデータメモリの誤りを検出
するデータメモリ監視方式に関する。
関し、特にパリティを用いてデータメモリの誤りを検出
するデータメモリ監視方式に関する。
【０００２】
【従来の技術】図３は従来のデータメモリ監視方式を示
すブロック図である。データメモリ１０８及び１１０と
選択回路１１２とで構成されたダブルバッファ形式のデ
ータメモリ系において、パリティ生成回路１０１にて入
力データに対し例えば偶数パリティを付加し、パリティ
検査回路１１３にて出力データの偶数パリティを検査し
て、誤りがあればパリティエラーを出力する。
すブロック図である。データメモリ１０８及び１１０と
選択回路１１２とで構成されたダブルバッファ形式のデ
ータメモリ系において、パリティ生成回路１０１にて入
力データに対し例えば偶数パリティを付加し、パリティ
検査回路１１３にて出力データの偶数パリティを検査し
て、誤りがあればパリティエラーを出力する。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
メモリ監視方式では、例えば偶数パリティによる監視を
行なっている場合には、出力データが“１”に張り付い
たとき、すぬわちデータメモリ系の故障で出力データの
前記ビットが“１”に固定した状態になったときに、誤
りが検出できず、また、奇数パリティで監視している場
合には、データが“０”に張り付いたときに、誤りが検
出できないという欠点がある。
メモリ監視方式では、例えば偶数パリティによる監視を
行なっている場合には、出力データが“１”に張り付い
たとき、すぬわちデータメモリ系の故障で出力データの
前記ビットが“１”に固定した状態になったときに、誤
りが検出できず、また、奇数パリティで監視している場
合には、データが“０”に張り付いたときに、誤りが検
出できないという欠点がある。
【０００４】
【課題を解決するための手段】本発明のデータメモリ監
視方式は、入力データにより応答して偶数パリティと奇
数パリティとを生成するパリティ生成回路とその両パリ
ティのどちらか一方ずつ交互に付加する選択回路とで構
成されるパリティ付加回路と、前記選択回路からの付加
パリティと前記入力データとを一時格納するデータメモ
リ系と、データ該メモリ系から読み出されたデータの偶
数パリティと奇数パリティとを検出し誤りの有無を判定
するパリティ検査回路とその両パリティ検出の結果のど
ちからの一方ずつ交互に出力する選択回路とで構成され
るパリティ検出回路とを備えている。
視方式は、入力データにより応答して偶数パリティと奇
数パリティとを生成するパリティ生成回路とその両パリ
ティのどちらか一方ずつ交互に付加する選択回路とで構
成されるパリティ付加回路と、前記選択回路からの付加
パリティと前記入力データとを一時格納するデータメモ
リ系と、データ該メモリ系から読み出されたデータの偶
数パリティと奇数パリティとを検出し誤りの有無を判定
するパリティ検査回路とその両パリティ検出の結果のど
ちからの一方ずつ交互に出力する選択回路とで構成され
るパリティ検出回路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例をブロック図で
ある。本実施例では、二つのメモリ１０８，１１０と選
択回路１１２とで構成されたダブルバッファ形式のデー
タメモリ系において、偶数ビット（例えば８ビット）の
データを読み書きし、パリティ生成回路１０２及び選択
回路１０６で構成されるパリティ付加回路と、パリティ
検査回路１１４及び選択回路１１７で構成されるパリテ
ィ検出回路とによって、データメモリの監視を行なう。
ある。本実施例では、二つのメモリ１０８，１１０と選
択回路１１２とで構成されたダブルバッファ形式のデー
タメモリ系において、偶数ビット（例えば８ビット）の
データを読み書きし、パリティ生成回路１０２及び選択
回路１０６で構成されるパリティ付加回路と、パリティ
検査回路１１４及び選択回路１１７で構成されるパリテ
ィ検出回路とによって、データメモリの監視を行なう。
【０００７】入力データを受信したパリティ生成回路１
０２から偶数パリティ及び奇数パリティが出力され、パ
リティ付加制御信号によって制御される選択回路１０６
にて、偶数あるいは奇数パリティのどちらかの書き込み
サイクルのデータメモリに書き込まれる。選択回路１１
２によって読み出しサイクルのデータメモリ１０８ある
いは１１０が選ばれ、読み出されたデータは、パリティ
検査回路１１４によりパリティが検査され、選択回路１
１７にて偶数パリティか奇数パリティが選ばれ、パリテ
ィエラーの有無の結果が出力される。
０２から偶数パリティ及び奇数パリティが出力され、パ
リティ付加制御信号によって制御される選択回路１０６
にて、偶数あるいは奇数パリティのどちらかの書き込み
サイクルのデータメモリに書き込まれる。選択回路１１
２によって読み出しサイクルのデータメモリ１０８ある
いは１１０が選ばれ、読み出されたデータは、パリティ
検査回路１１４によりパリティが検査され、選択回路１
１７にて偶数パリティか奇数パリティが選ばれ、パリテ
ィエラーの有無の結果が出力される。
【０００８】図２は本実施例の動作を例示するタイミン
グ図である。本実施例では、データメモリ１０８及び１
１０の読み書きのサイクルが１フレーム毎であり、奇数
番目のフレームのデータはデータメモリ１０８の方で、
また偶数番目のフレームのデータはデータメモリ１１０
の方で、それぞれ読み書きされる。パリティ付加及びパ
リティ検出の両制御信号は、データメモリ１０８及び１
１０の両方とも偶数、奇数パリティでチェックできるよ
うに２フレーム毎に切り替わる。パルティ検出制御信号
は、データメモリ１０８あるいは１１０から読み出され
たデータに対しパリティを検出制御する信号であり、パ
リティ付加制御信号に比べ１フレーム分だけ遅れたもの
である。
グ図である。本実施例では、データメモリ１０８及び１
１０の読み書きのサイクルが１フレーム毎であり、奇数
番目のフレームのデータはデータメモリ１０８の方で、
また偶数番目のフレームのデータはデータメモリ１１０
の方で、それぞれ読み書きされる。パリティ付加及びパ
リティ検出の両制御信号は、データメモリ１０８及び１
１０の両方とも偶数、奇数パリティでチェックできるよ
うに２フレーム毎に切り替わる。パルティ検出制御信号
は、データメモリ１０８あるいは１１０から読み出され
たデータに対しパリティを検出制御する信号であり、パ
リティ付加制御信号に比べ１フレーム分だけ遅れたもの
である。
【０００９】
【発明の効果】以上説明したように本発明によれば、例
えば偶数ビットのデータを一時格納するデータメモリ系
のパリティによる誤り検出において、パリティビットを
増やさずに、１ビットのパリティビットのみで、出力デ
ータが“１”または“０”のどちらかに張り付いたとし
ても、誤りを検出できる。
えば偶数ビットのデータを一時格納するデータメモリ系
のパリティによる誤り検出において、パリティビットを
増やさずに、１ビットのパリティビットのみで、出力デ
ータが“１”または“０”のどちらかに張り付いたとし
ても、誤りを検出できる。
【図１】本発明の実施例のブロック図
【図２】本発明の実施例のタイミング図
【図３】従来方式のブロック図
１０１，１０２ パリティ生成回路 １０６，１１２，１１７ 選択回路 １０８，１１０ データメモリ １１３，１１４ パリティ検査回路
Claims (2)
- 【請求項１】 入力データにより応答して偶数パリティ
と奇数パリティとを生成するパリティ生成回路とその両
パリティのどちらか一方ずつ交互に付加する選択回路と
で構成されるパリティ付加回路と、前記選択回路からの
付加パリティと前記入力データとを一時格納するデータ
メモリ系と、データ該メモリ系から読み出されたデータ
の偶数パリティと奇数パリティとを検出し誤りの有無を
判定するパリティ検査回路とその両パリティ検出の結果
のどちからの一方ずつ交互に出力する選択回路とで構成
されるパリティ検出回路とを備えていることを特徴とす
るデータメモリ監視方式。 - 【請求項２】 前記データメモリ系は、交互に前記入力
データ及び前記付加パリティを読み書きする２台のデー
タ処理メモリをもつダブルバッファ形式である請求項１
記載のデータメモリ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168088A JPH0612273A (ja) | 1992-06-26 | 1992-06-26 | データメモリ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168088A JPH0612273A (ja) | 1992-06-26 | 1992-06-26 | データメモリ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612273A true JPH0612273A (ja) | 1994-01-21 |
Family
ID=15861626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168088A Withdrawn JPH0612273A (ja) | 1992-06-26 | 1992-06-26 | データメモリ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238309A (ja) * | 2010-05-07 | 2011-11-24 | Fujitsu Semiconductor Ltd | 半導体メモリ、システムおよび半導体メモリの製造方法 |
| JP2012216046A (ja) * | 2011-03-31 | 2012-11-08 | Renesas Electronics Corp | マイクロコンピュータ及び異常メモリアクセス検出方法 |
-
1992
- 1992-06-26 JP JP4168088A patent/JPH0612273A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238309A (ja) * | 2010-05-07 | 2011-11-24 | Fujitsu Semiconductor Ltd | 半導体メモリ、システムおよび半導体メモリの製造方法 |
| JP2012216046A (ja) * | 2011-03-31 | 2012-11-08 | Renesas Electronics Corp | マイクロコンピュータ及び異常メモリアクセス検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |