JPH04333171A - シミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路のシミュレーシ
ョン装置に関するものである。

【０００２】

【従来の技術】図４は従来のディジタル論理回路のシミ
ュレーション装置の構成を示すブロック図で、１は計算
機、２は計算機１内に内蔵されているプロセッサ（ＣＰ
Ｕと略記する）であって、シミュレーションはＣＰＵ２
によりプログラム制御され、もっぱらソフトウェア的に
実行されている。

【０００３】図５の１０はシミュレーションの対象とな
る論理回路の一例、１１は対象回路１０のソフトウェア
・モデリング・データである。すなわち、対象回路１０
の動作はモデリング・データ１１によりソフトウェア的
に表すことができる。

【０００４】図７は従来の方法を示すフローチャートで
、７１〜７７は各ステップを示す。対象回路１０につい
て予め作成しておいたモデリング・データを読み込み（
ステップ７２）入力信号パターン・データをファイル７
４からＣＰＵ２に読み込み、この入力パターン・データ
（図５に示すモデリング・データでは入力１，２，３の
ビットパターン）に対応して図５のモデリング・データ
１１に示すシミュレーションをソフトウェアで実行し、
出力１を決定して出力信号結果データとして図７に示す
ファイル７５に書き込む。モデリング・データ１１と入
力信号パターン・データ７４とにより設定すべきプログ
ラムステップが決定されるが、この設定ステップと実行
ステップとの数値が合致したときシミュレーション終了
とし、出力信号結果をディスプレイ上に表示する（ステ
ップ７７）。

【０００５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来のシミュレーション装置は、すべてソフトウ
ェアでシミュレートしているため、処理速度は計算機１
の演算処理能力によって定められ、対象回路１０が複雑
になると処理時間が長くなるという点にある。また、こ
のシミュレーションを行うためにＣＰＵ２に大きな負荷
が加わり、計算機１をマルチタスクで動作させている場
合は、他のプログラムの処理速度にも影響するという問
題点があった。本発明はかかる課題を解決するためにな
されたもので、ＣＰＵの負荷を軽減してシミュレーショ
ン処理を迅速に実行することができるシミュレーション
装置を得ることを目的としている。

【０００６】

【課題を解決するための手段】本発明に係わるシミュレ
ーション装置は、プログラマブルなゲートアレイを用い
て対象回路の全部又は一部を構成することを最も主要な
特徴としている。

【０００７】

【作用】本発明においては、プログラマブルなゲートア
レイを用いて対象回路の全部又は一部を構成することに
より、シミュレーションの速度を向上させ、ＣＰＵの負
荷の軽減を図ることが可能となる。

【０００８】

【実施例】図１は本発明の一実施例を示すブロック図で
あって、図において、図４と同一符号は同一又は相当部
分を示し、３は外部インタフェース（以下、インタフェ
ースをＩ／Ｆと略記する）、４はゲートアレイ・プログ
ラマ、５はゲートアレイである。ゲートアレイ５は論理
素子及び論理素子間の接続を電気的にプログラムし、且
つこれを消去することが可能なＥＰＬＤ（ｅｒａｓａｂ
ｌｅ　　ａｎｄ　　ｐｒｏｇｒａｍｍａｂｌｅ　　ｌｏ
ｇｉｃ　　ｄｅｖｉｃｅ）により構成される。外部Ｉ／
Ｆ３、ゲートアレイ・プログラマ４、ゲートアレイ５で
構成される部分を仮にシミュレーション加速装置という
。

【０００９】たとえば、対象回路１０が図５に示すもの
である場合、計算機１から外部Ｉ／Ｆ３を介し、ゲート
アレイ・プログラマ４による制御で、ゲートアレイ５上
の過去の情報を消去した上で、図２に示す論理回路を構
成することができる。このような論理回路を構成してお
けば、ソフトウェアによるシミュレーションを必要とす
ることなく、図２の入力端子に入力信号パターン・デー
タを入力するだけで、その出力端子から直ちに出力を得
ることができる。

【００１０】但し、ゲートアレイ５で構成可能な論理回
路の種類の数は、制限しておく方がゲートアレイ５やゲ
ートアレイ・プログラマ４の構成が容易であるので、対
象回路の全てをゲートアレイ５上に構成できるとは限ら
ない。このような場合は、対象回路の一部はゲートアレ
イ５上の回路でシミュレートし、その他はソフトウェア
でシミュレートすることになる。

【００１１】図６は本発明の動作を示すフローチャート
で、６１〜６９及び８１〜８４は各ステップを示す。読
み込んだモデリング・データによって表されるモデルの
内の一部または全部を、ステップ６３，６４によりゲー
トアレイ５上に構成する。図６に示す実施例では、一部
のモデルがゲートアレイ５に構成される場合を示す。そ
の他のモデルはステップ６６によりソフトウェア的に処
理される。ステップ６５ではシミュレーション加速装置
が呼び出されて、ステップ８１〜８３の処理が実行され
る。

【００１２】入力信号パターン・データはゲートアレイ
５に入力されるべきデータ（仮に第１の種類の入力信号
と言う）と、その他のデータ（仮にそれ以外の入力信号
と言う）に区別され、それぞれステップ８１またはステ
ップ６６によって処理される。また、ステップ８３で処
理されたデータの出力は、中間出力としてステップ６６
に送られることがあり、同様にしてステップ６６で処理
されたデータの出力が中間出力としてステップ８１に送
られることがあるが、図６に示す実施例ではソフトウェ
ア処理の出力がハードウェアに入力されることがない場
合を示している。以上のようにして、ステップ６６の出
力とステップ８３の出力の一部が出力信号結果データ８
８となる。なお、ステップ６８，６９は、図７のステッ
プ７６，７７と同様である。

【００１３】図３は本発明の他の実施例を示すブロック
図で、図１と同一符号は同一又は相当部分を示し、３１
，３２はそれぞれ外部Ｉ／Ｆ、４１，４２はそれぞれゲ
ートアレイ・プログラマ、５１，５２はそれぞれゲート
アレイである。図１に示す装置に比し図３に示す装置で
はシミュレーション加速装置を複数組備えているので、
より複雑なハードウェアモデルを構成し、ＣＰＵ２の負
荷をさらに軽減することができる。

【００１４】

【発明の効果】以上説明したように本発明のシミュレー
ション装置は、論理回路のシミュレーションを迅速に実
行しＣＰＵの負荷を軽減することができるなどの利点が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明のゲートアレイに構成される論理回路を
示す接続図である

【図３】本発明の他の実施例を示すブロック図である。

【図４】従来の装置を示すブロック図である。

【図５】シミュレーションの対象回路とそのモデリング
・データを示す図である。

【図６】本発明の一実施例の動作を示すフローチャート
である。

【図７】従来の装置の動作を示すフローチャートである
。

【符号の説明】

１　　計算機 ２　　ＣＰＵ ３　　外部Ｉ／Ｆ ４　　ゲートアレイ・プログラマ ５　　ゲートアレイ １０　　対象回路 １１　　モデリング・データ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　外部からの制御によって論理素子及び
   論理素子間の接続を電気的にプログラムし且つ消去する
   ことができるゲートアレイ、このゲートアレイのプログ
   ラムおよび消去を制御するゲートアレイ・プログラマ、
   シミュレーションの対象となる論理回路の全部又は一部
   を上記ゲートアレイ・プログラマを介し上記ゲートアレ
   イ内に構成する手段、シミュレーションの対象となる論
   理回路に入力すべき入力信号のパターンデータを、上記
   ゲートアレイ内に構成した論理回路の入力信号となる第
   １の種類の入力信号とそれ以外の入力信号とに分離し、
   上記第１の種類の入力信号を上記論理回路に入力し、上
   記それ以外の入力信号をプログラム制御によりシミュレ
   ートする手段、を備えたシミュレーション装置。