JPH04333242A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エピタキシャル成長に
より作製される電界効果トランジスタに係り、高速動作
可能な化合物半導体電界効果トランジスタに関する。

【０００２】

【従来の技術】エピタキシャル成長により作製されるＦ
ＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｅ
ｒ）　としては、例えば特開昭６２−２９８１８１号に
記載のように、格子整合のとれた系を用いた構造をとっ
ていた。また、格子定数の異なる系では、例えば特開平
１−６６９７２号に記載のように、ＩｎＧａＡｓのよう
な３元系をチャネル層に用いていた。

【０００３】

【発明が解決しようとする課題】ＦＥＴの性能を左右す
るパラメータの１つとして、キャリアの移動度がある。 例えば、ＧａＡｓの低不純物濃度領域での電子移動度は
、８５００ｃｍ２／Ｖｓ　程度であり、Ｓｉでのものよ
りも約６倍大きい。これを背景としたＧａＡｓの超高速
デバイス応用の研究が盛んである。さらに、ＩｎＡｓや
ＧａＳｂといった物質ではより高い電子，正孔移動度が
確認されており、これらの材料を用いた高性能デバイス
が期待されてきた。ところがこれらの材料は、ＧａＡｓ
に比べて格子定数が約７％大きいうえ、ＩｎＰ基板に対
しても約３％大きいため、基板に格子整合をとるのが困
難であるか、高価な基板を利用しなければならなかった
ため、実用化に至らなかった。従ってＩｎＧａＡｓ等の
３元系の材料が利用されているが、高移動度が期待され
るＩｎＧａＡｓの方がかえってＧａＡｓよりも低移動度
になることすらもあり、性能が著しく抑制されていた。

【０００４】本発明の目的は、上記従来の問題点を解決
することにあり、その第１の目的はＦＥＴ等のデバイス
の性能に大きく寄与する電子及び正孔の移動度を向上さ
せ、かつ実際のデバイス応用可能な構造を提供すること
にあり、第２の目的は比較的廉価な基板材料を用いても
高性能が得られる構造を提供することにある。

【０００５】

【課題を解決するための手段】上記第１の目的は、Ｇａ
ＳｂあるいはＩｎＡｓのような高キャリア移動度の２元
系化合物半導体材料ををチャネルとし、バッファ層をＩ
ｎ（Ｇａ，Ａｌ）Ａｓもしくは（Ａｌ，Ｇａ）（Ａｓ，
Ｓｂ）のような、チャネル層との格子定数の差が３％程
度以下の材料とすることにより、また第２の目的は、Ｇ
ａＡｓ基板を用い、バッファ層の厚さを１μｍ以上とす
ることにより達成される。

【０００６】

【作用】ＦＥＴの性能を向上させるための１つの手段と
して、キャリアの移動度を向上させることがある。Ｇａ
Ａｓ及びＩｎＡｓの低濃度での移動度はそれぞれ８５０
０，２２０００ｃｍ２／Ｖｓ　であり、ＩｎＧａＡｓに
おける移動度は、これを組成比で加重平均した値よりも
一般に小さな値であった。この理由のうちの１つと考え
られるのが混晶による散乱がある。これを避けるために
は、少なくともチャネル層は混晶でない方が好ましい。 従って、従来用いられてきたようなＩｎＧａＡｓではな
く、Ｎチャネルの場合はＩｎＡｓを、Ｐチャネルの場合
はＧａＳｂあるいはＩｎＡｓを用いることにより性能の
向上が期待できる。

【０００７】ＩｎＡｓあるいはＧａＳｂチャネルを利用
するＦＥＴとして、ＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏ
ｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）　型構
造をとるとき、電子、或いは正孔供給層としてバンドギ
ャップの大きな高抵抗の材料が必要となる。従来のＧａ
ＡｓないしＩｎＧａＡｓチャネルＨＥＭＴでは、ＡｌＧ
ａＡｓを用いてきた。ＩｎＡｓ，ＧａＳｂチャネルでは
Ｉｎ（Ｇａ，Ａｌ）Ａｓを使えばデバイス応用可能な大
きなバンドギャップが実現できるが、ＧａやＡｌの濃度
の増加に伴い、チャネルとの間の格子定数の違いが大き
くなるため、チャネル層に転位が生じる。すなわちＧａ
やＡｌの濃度に制限が生じる。すなわち、Ｉｎのうち５
０％程度を置換するとき、チャネルの厚さとしては５ｎ
ｍ以下、３０％程度を置換するときは８ｎｍ以下にする
必要がある。例えばチャネルとバッファ層間の格子定数
が２％程度、即ちＩｎを３０％程度置換したとき、Ｉｎ
Ｐ基板を用いても基板バッファ層間の格子定数差は２％
近く、ＧａＡｓ基板では５％程度ある。しかし、バッフ
ァ層を厚くすることによりひずみが緩和され、あたかも
バッファ層と同じ格子定数の基板を利用したようになる
。

【０００８】

【実施例】以下に本発明の一実施例を図面を用いて具体
的に説明する。以降、材料の記述としてＩｎＡｌＡｓは
ＩｎＡｓ中のＩｎ原子のうちの一部をＡｌで置換したも
のであり、Ｉｎ（Ａｌ，Ｇａ）ＡｓはＩｎＡｓ中のＩｎ
原子の一部をＡｌやＧａ原子で置換したもの、（Ａｌ，
Ｇａ）（Ｓｂ，Ａｓ）はＧａＡｓのＧａ原子の一部をＡ
ｌ原子で、Ａｓ原子の一部をＳｂ原子で置換したものを
意味する。

【０００９】実施例１．図２に、本発明の１実施例の断
面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ＭＢＥ
（分子線エピタキシー）装置により、アンドープＩｎＡ
ｌＡｓバッファ層（Ａｌ組成０．３，厚さ：１．５μｍ
）２，アンドープＩｎＡｓチャネル層（５ｎｍ）３，ア
ンドープＩｎＡｌＡｓスペーサ層（Ａｌ組成０．４，２
ｎｍ）４，ｐ−ＩｎＡｌＡｓキャリア供給層（Ａｌ組成
０．４，１０ｎｍ，Ｂｅ濃度：５×１０１８／ｃｍ２）
５，アンドープＩｎＡｌＡｓ層（Ａｌ組成０．４，１０
ｎｍ）６を成長させ、最後にアンドープＧａＡｓキャッ
プ層（５ｎｍ）７を堆積させる。アンドープＩｎＡｌＡ
ｓ層４は、ｐ型ＩｎＡｌＡｓ層５の中のｐ型不純物原子
（Ｂｅ）の拡散を抑える層であり、通常２〜１０ｎｍが
適当である。次に、ＳｉＯ２　を堆積させ、Ｖａｎ　ｄ
ｅｒ　Ｐａｕｗパターンを形成した。オーミック領域に
ついては、ＳｉＯ２をエッチングし、ＩｎＺｎをつけて
、熱処理（３５０℃，３分）を行なった。このようにし
て、図２に示した構造の半導体装置を実現した。

【００１０】チャネル層の材料による影響を調べるため
に、同様な素子構造でＩｎＧａＡｓ（Ｉｎ組成：ｘ）チ
ャネルのものも作製した。ｘとしては０．３　から１ま
で変化させ、ｘに対応させて、バッファ層２のＡｌ濃度
をｘ−０．３　とし、他のＩｎＡｌＡｓ層４，５，６の
Ａｌ濃度をｘ−０．４　とし、さらに測定されるキャリ
ア移動度が直接比較可能なものとするため、シートキャ
リア濃度が１×１０１２／ｃｍ２　となるようにキャリ
ア供給層５のＢｅ濃度を調整した。

【００１１】図３に、チャネル材料に対する正孔移動度
を示した。図示のように、ＩｎＡｓ中の移動度がＧａＡ
ｓ中のそれに比べて大きいのを反映して、Ｉｎ組成ｘが
増加すると移動度は増加する傾向にあるが、ＩｎＡｓチ
ャネルのとき、その延長線から期待できる移動度よりも
大きな移動度が観測された。

【００１２】なお、製造工程におけるエピタキシャル結
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。

【００１３】本実施例では、チャネル層とキャリア供給
層とのＩｎ組成比の違いを０．３　としたが、これは絶
対的なものではなく、０．２から０．５程度としても良
好な結果が得られる。この際、チャネル層３の厚さとキ
ャリア供給層５の不純物濃度について注意する必要があ
る。 また、図３に示した結果は、シートキャリア濃度が１×
１０１２／ｃｍ２のものであるが、この濃度が１×１０
１１／ｃｍ２から２×１０１２／ｃｍ２　程度までは同
様な結果が得られた。またチャネル層はＩｎＧａＡｓを
用いたが、ＧａＡｓＳｂを用いてもよく、また層構造も
Ｉｎ（Ａｌ，Ｇａ）Ａｓに限らず、例えば（Ａｌ，Ｇａ
）（Ｓｂ，Ａｓ）のように、チャネル層との格子定数の
違いが０．０２ｎｍ　程度となるような材料の組み合わ
せのとき同様な結果が得られる。本実施例では、Ｐチャ
ネルの例を示したが、Ｎチャネルでも同様な結果が得ら
れる。この場合、本実施例のＰドープ層をＮドープ層に
することにより達成されることは云うまでもない。

【００１４】実施例２．図１に、本発明の１実施例の断
面図を示す。まず半絶縁性ＩｎＰ基板１上に、ＭＢＥ（
分子線エピタキシー）装置により、アンドープＩｎ（Ａ
ｌ，Ｇａ）Ａｓバッファ層（Ａｌ組成０．３，Ｇａ組成
０．２，厚さ：０．６μｍ）２，アンドープＩｎＡｓチ
ャネル層（５ｎｍ）３，アンドープＩｎＡｌＡｓスペー
サ層（Ａｌ組成０．６，２ｎｍ）４，ｐ−ＩｎＡｌＡｓ
キャリア供給層（Ａｌ組成０．６，１０ｎｍ，Ｂｅ濃度
：５×１０１８／ｃｍ２）５、アンドープＩｎＡｌＡｓ
層（Ａｌ組成０．６，１０ｎｍ）６を成長させ、最後に
ｐ−ＧａＡｓキャップ層（濃度：３×１０１９／ｃｍ２
，１６０ｎｍ）７を堆積させる。

【００１５】アンドープＩｎＡｌＡｓ層４は、ｐ型Ｉｎ
ＡｌＡｓ層５の中のｐ型不純物原子（Ｂｅ）の拡散を抑
える層であり、通常２〜１０ｎｍが適当である。また、
アンドープＩｎＡｌＡｓ層６は、ゲートに接する層であ
り、ゲートリーク電流を抑えるために設けてある。

【００１６】次に、メサエッチにより素子間分離を行な
ったあと、ＳｉＯ２膜１１を蒸着し、通常のホトリソグ
ラフィープロセスにより、ソース電極８及びドレイン電
極９のための孔を形成する。この孔の表面のＳｉＯ２　
膜１１をドライエッチにより削り、引き続きｐ−ＧａＡ
ｓキャップ層７を４０ｎｍ程度ウエットエッチにより孔
あけする。さらにＳｉＯ２　膜１１をウエットエッチに
よりサイドエッチさせて、リフトオフしやすい形状にす
る。 この上にＡｕ／Ｍｏ／ＡｕＺｎ／Ｍｏ／Ａｕを蒸着し、
熱処理（４００℃，２分）を行なう。さらに、ＥＢ（電
子線）描画法を用いて、ゲートパターンを形成する。次
に、ウエットエッチと選択性ドライエッチにより制御性
よくアンドープＡｌＧａＡｓ層４及び１０の手前までエ
ッチング除去した。さらにＡｌを蒸着した後リフトオフ
することにより、ゲート長０．１μｍ，ゲート幅５０μ
ｍのゲート電極１６を形成した。このようにして、図１
に示した構造のＦＥＴを実現した。

【００１７】本実施例による装置は、正孔移動度：６５
０ｃｍ２／Ｖｓ　，耐圧：６Ｖ，相互コンダクタンスｇ
ｍ：４２０ｍＳ／ｍｍ，ソース抵抗Ｒｓ：５．０Ω・ｍ
ｍ，Ｋ値５．３ｍＳ／Ｖ・１０μｍと高性能を示した。

【００１８】図４には、ゲート電圧をパラメータとして
ドレイン電圧とドレイン電流との関係を示した。図示の
ような良好な特性が得られた。なお、製造工程における
エピタキシャル結晶成長に際しては、ここで示したＭＢ
Ｅのかわりに原子層単位で成長を制御できる装置、例え
ばＭＯＣＶＤ等を用いても同様の結果が得られる。また
、厚膜化キャップ層７は、例えばＭＯＣＶＤ選択成長等
の手法を用いて、あとから形成してもよい。また、同キ
ャップ層７は、ＧａＡｓに限らず、オーミック接触のと
りやすい物質、例えばＩｎＧａＡｓ等を用いてもよい。 またゲート直下のアンドープＩｎＡｌＡｓ層６は、耐圧
を小さくしない程度に、１×１０１８／ｃｍ２　以下の
ｐ−ＩｎＡｌＡｓを用いてもよい。

【００１９】本実施例では、ＩｎＡｌＡｓ層のＡｌ組成
ｘとして０．６、及びＩｎ（Ａｌ，Ｇａ）Ａｓ層のＡｌ
組成ｙ，Ｇａ組成ｚとしてそれぞれ０．３，０．２を用
いたが、ｘとしては０．４から０．６程度、ｙ，ｚの組
み合わせとしては０．２，０．３から０．５，０　程度
の値を用いても、同様な結果が得られる。但し、Ａｌ濃
度が小さすぎると、バッファ層２が低抵抗となって、特
性が劣化する。またＩｎＡｌＡｓ層４から６は、同じＩ
ｎ組成のＩｎ（Ａｌ，Ｇａ）Ａｓを用いても良い。この
場合、価電子帯のエネルギー不連続の値が小さくなるが
、Ａｌ組成として０．３　から０．５　程度では良好な
結果が得られる。またチャネル層はＩｎＡｓを用いたが
、ＧａＳｂを用いてもよく、また層構造もＩｎ（Ａｌ，
Ｇａ）Ａｓに限らず、例えば（Ａｌ，Ｇａ）（Ｓｂ，Ａ
ｓ）のように、チャネル層との格子定数の違いが０．０
２ｎｍ程度となるような材料の組み合わせのとき同様な
結果が得られる。また、ＩｎＰに比べて廉価なＧａＡｓ
基板を用いてもよい。このとき、バッファ層２との間に
格子不整合が生ずるが、バッファ層２の厚さを１μｍ以
上にすることにより、利用可能となる。

【００２０】本実施例では、Ｐチャネル電界効果トラン
ジスタの例を示したが、Ｎチャネルでも良好な結果が得
られる。この場合、本実施例のＰドープ層をＮドープ層
にすることにより達成されることは云うまでもない。

【００２１】実施例３．図５に、本発明の１実施例の断
面図を示す。まず半絶縁性ＩｎＰ基板１上に、ＭＢＥ（
分子線エピタキシー）装置により、アンドープＩｎ（Ａ
ｌ，Ｇａ）Ａｓバッファ層（Ａｌ組成０．３，Ｇａ組成
０．２，厚さ：０．６μｍ）２，アンドープＩｎＡｓチ
ャネル層（５ｎｍ）１２，アンドープＩｎＡｌＡｓスペ
ーサ層（Ａｌ組成０．６，２ｎｍ）１３，ｎ−ＩｎＡｌ
Ａｓキャリア供給層（Ａｌ組成０．６，１０ｎｍ，Ｓｉ
濃度：５×１０１８／ｃｍ２）１４，アンドープＩｎＡ
ｌＡｓ層（Ａｌ組成０．６，１０ｎｍ）１５，アンドー
プＧａＡｓ素子間分離層（厚さ：０．２μｍ）１６，ア
ンドープＩｎ（Ａｌ，Ｇａ）Ａｓバッファ層（Ａｌ組成
０．３，Ｇａ組成０．２，厚さ：０．６μｍ）１７，ア
ンドープＩｎＡｓチャネル層（５ｎｍ）３，アンドープ
ＩｎＡｌＡｓスペーサ層（Ａｌ組成０．６，２ｎｍ）４
，ｐ−ＩｎＡｌＡｓキャリア供給層（Ａｌ組成０．６，
１０ｎｍ，Ｂｅ濃度：５×１０１８／ｃｍ２）５，アン
ドープＩｎＡｌＡｓ層（Ａｌ組成０．６，１０ｎｍ）６
を成長させ、最後にｐ−ＧａＡｓキャップ層（濃度：３
×１０１９／ｃｍ２，１６０ｎｍ）７を堆積させる。

【００２２】次に、メサエッチにより素子間分離を行な
ったあと、通常のホトリソグラフィープロセスにより、
Ｐ型領域をマスクし、Ｎ型領域をウエットエッチにより
ＧａＡｓ素子間分離層１２の途中までエッチングし、つ
ぎに選択性ドライエッチによりＩｎＡｌＡｓ層６の手前
のまでエッチングする。レジスト除去後、再びホトリソ
グラフィープロセスによりｎ型のオーミックコンタクト
層１８のための孔を形成する。開口部を、ＩｎＡｌＡｓ
バッファ層２の途中までエッチング除去後、ＭＯＣＶＤ
選択成長により、ｎ−ＩｎＡｓ層（厚さ：１６０ｎｍ）
１８を成長させる。次に、ＳｉＯ２　　膜（厚さ：３０
０ｎｍ）１１を形成し、ホトリソグラフィー・プロセス
によりＰ型領域のソース電極８及びドレイン電極９のた
めの孔を形成する。この孔の表面のＳｉＯ２　膜１１を
ドライエッチにより削り、引き続きｐ−ＧａＡｓキャッ
プ層７を４０ｎｍ程度ウエットエッチにより孔あけする
。さらにＳｉＯ２　膜１１をウエットエッチによりサイ
ドエッチさせて、リフトオフしやすい形状にする。この
上にＰ型層には、Ａｕ／Ｍｏ／ＡｕＺｎ／Ｍｏ／Ａｕを
蒸着する。次に、同様なホトリソグラフィープロセスで
Ｎ型層のソース，ドレイン電極を形成する。電極材料と
して、Ａｕ／Ｎｉ／ＡｕＧｅを蒸着し、熱処理（４００
℃，２分）を行ない、ソース電極８及びドレイン電極９
を形成する。さらに、ＥＢ（電子線）描画法を用いて、
ゲートパターンを形成する。次に、ウエットエッチと選
択性ドライエッチにより制御性よくアンドープＩｎＡｌ
Ａｓ層６の手前までエッチング除去した。次に、Ａｌを
蒸着した後リフトオフすることにより、ゲート長０．１
μｍ　，ゲート幅５０μｍのゲート電極１０を形成した
。

【００２３】本実施例による装置は、ＰチャネルＦＥＴ
部分で正孔移動度：６５０ｃｍ２／Ｖｓ，耐圧：６Ｖ，
相互コンダクタンスｇｍ　：４２０ｍＳ／ｍｍ，ソース
抵抗Ｒｓ　：５．０Ω・ｍｍ，Ｋ値５．３ｍＳ／Ｖ・１
０μｍ，ＮチャネルＦＥＴ部分で電子移動度：１８５０
０ｃｍ２／Ｖｓ，耐圧：１０Ｖ，相互コンダクタンスｇ
ｍ　：１６３０ｍＳ／ｍｍ，ソース抵抗Ｒｓ　：１．０
Ω・ｍｍ，Ｋ値２１．５ｍＳ／Ｖ・１０μｍと高性能を
示した。

【００２４】なお、製造工程におけるエピタキシャル結
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。また、厚膜化キャップ
層７は、例えばＭＯＣＶＤ選択成長等の手法を用いて、
あとから形成してもよい。また、同キャップ層７は、Ｇ
ａＡｓに限らず、オーミック接触のとりやすい物質、例
えばＩｎＧａＡｓ等を用いてもよい。またゲート直下の
アンドープＩｎＡｌＡｓ層６及び１５は、耐圧を小さく
しない程度に、１×１０１８／ｃｍ２以下のそれぞれｐ
−及びｎ−ＩｎＡｌＡｓを用いてもよい。

【００２５】本実施例では、ＩｎＡｌＡｓ層のＡｌ組成
ｘとして０．６、及びＩｎ（Ａｌ，Ｇａ）　Ａｓ層のＡ
ｌ組成ｙ，Ｇａ組成ｚとしてそれぞれ０．３，０．２を
用いたが、ｘとしては０．４から０．６程度、ｙ，ｚの
組み合わせとしては０．２，０．３から０．５，０程度
の値を用いても、同様な結果が得られる。但し、Ａｌ濃
度が小さすぎると、バッファ層２が低抵抗となって、特
性が劣化する。またＩｎＡｌＡｓ層４から６及び１３か
ら１５は、同じＩｎ組成のＩｎ（Ａｌ，Ｇａ）Ａｓを用
いても良い。この場合、価電子帯のエネルギー不連続の
値が小さくなるが、Ａｌ組成として０．３から０．５程
度では良好な結果が得られる。またチャネル層はＩｎＡ
ｓを用いたが、ＧａＳｂを用いてもよく、また層構造も
Ｉｎ（Ａｌ，Ｇａ）Ａｓに限らず、例えば（Ａｌ，Ｇａ
）（Ｓｂ，Ａｓ）のように、チャネル層との格子定数の
違いが４％ｎｍ程度以下となるような材料の組み合わせ
のとき同様な結果が得られる。また、ＩｎＰに比べて廉
価なＧａＡｓ基板を用いてもよい。このとき、バッファ
層２との間に格子不整合が生ずるが、バッファ層２の厚
さを１μｍ以上にすることにより、良好な結果を示す。

【００２６】本実施例では、ＰチャネルＦＥＴの方が基
板から遠い側に配置されていたが、Ｎ及びＰチャネルＦ
ＥＴの両者の配置を逆にしても、同様な結果が得られる
。Ｎチャネルでも良好な結果が得られる。また、Ｎチャ
ネル部分には、ＩｎＧａＡｓあるいはＧａＡｓを用いれ
ば、Ｎ及びＰチャネルＦＥＴの性能の似通った相補型Ｆ
ＥＴができる。このときは、半絶縁性ＧａＡｓ基板を用
い、本実施例における層２から１７までを、アンドープ
ＧａＡｓバッファ層（厚さ：０．６μｍ）２，アンドー
プＧａＡｓチャネル層（１５ｎｍ）１２，アンドープＡ
ｌＧａＡｓスペーサ層（Ａｌ組成０．３，２ｎｍ）１３
，ｎ−ＩｎＡｌＡｓキャリア供給層（Ａｌ組成０．３，
１０ｎｍ，Ｓｉ濃度：５×１０１８／ｃｍ２）１４，ア
ンドープＩｎＡｌＡｓ層（Ａｌ組成０．３，１０ｎｍ）
１５，アンドープＧａＡｓ素子間分離層（厚さ：０．２
μｍ）１６，アンドープＩｎ（Ａｌ，Ｇａ）Ａｓバッフ
ァ層（Ａｌ組成０．３，Ｇａ組成０．２，厚さ：０．６
μｍ）１７とすればよい。

【００２７】

【発明の効果】本発明によれば、２元系の化合物半導体
のひずみチャネルにより、アロイ散乱の抑制によりキャ
リアの移動度を向上することができ、電界効果トランジ
スタに適用したとき、大きな効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す電界効果トランジスタ
の断面図。

【図２】本発明の一実施例を示す半導体装置の断面図。

【図３】キャリア移動度のチャネル材料依存性。

【図４】ドレイン電流のドレイン電圧依存性を示した特
性曲線図。

【図５】本発明の一実施例を示す相補型電界効果トラン
ジスタの断面図。

【符号の説明】

１…半絶縁性ＩｎＰ基板、２…アンドープＩｎＡｌＡｓ
バッファ層、３…アンドープＩｎＡｓチャネル層、４…
アンドープＩｎ（Ａｌ，Ｇａ）Ａｓ層、５…ｐ−Ｉｎ（
Ａｌ，Ｇａ）Ａｓ層、６…アンドープＩｎ（Ａｌ，Ｇａ
）Ａｓ層、７…ｐ−ＧａＡｓキャップ層、８…ソース電
極、９…ドレイン電極、１０…ゲート電極、１１…Ｓｉ
Ｏ２　膜、１２…アンドープＩｎＡｓチャネル層、１３
…アンドープＩｎ（Ａｌ，Ｇａ）Ａｓ層、１４…ｐ−Ｉ
ｎ（Ａｌ，Ｇａ）Ａｓ層、１５…アンドープＩｎ（Ａｌ
，Ｇａ）Ａｓ層、１６…アンドープＧａＡｓ素子間分離
層、１７…アンドープＩｎＡｌＡｓバッファ層、１８…
ｎ−ＩｎＡｓオーミック層。

Claims (8)

【特許請求の範囲】
1. 【請求項１】電界効果トランジスタにおいて、半導体基
   板、あるいは基板上に成長されたエピタキシャル層上に
   形成された第１の半導体層と、該第１の半導体層上に形
   成されたチャネル層を具備し、該第１の半導体層のバン
   ドギャプが比較的大きな３元以上の化合物半導体を用い
   、チャネル層に比較的格子定数が小さくバンドギャップ
   の小さな２元化合物半導体を用いることを特徴とする電
   界効果トランジスタ。
2. 【請求項２】上記チャネル層は不純物を意識的には含ま
   ないアンドープ層であり、Ｎ乃至Ｐ型不純物を含むキャ
   リア供給層と空間的に分離された、ＨＥＭＴ構造を持つ
   ことを特徴とする請求項１記載の電界効果トランジスタ
   。
3. 【請求項３】上記チャネル層が、Ｎチャネルのときには
   ＩｎＡｓであり、ＰチャネルのときにはＩｎＡｓあるい
   はＧａＳｂであることを特徴とする請求項１乃至２記載
   の電界効果トランジスタ。
4. 【請求項４】上記キャリア供給層及び第１の半導体層が
   、ＩｎＡｓのＩｎ原子の一部をＧａ乃至Ａｌ原子で置換
   したＩｎ（Ａｌ，Ｇａ）Ａｓ乃至、ＡｌＧａＳｂのＳｂ
   原子の一部をＡｓ原子で置換したＡｌＧａ（Ａｓ，Ｓｂ
   ）であることを特徴とする請求項１乃至３何れか記載の
   電界効果トランジスタ。
5. 【請求項５】上記基板にＧａＡｓ乃至ＩｎＰを用い、上
   記第１の半導体層の厚さが１μｍ以上であることを特徴
   とする請求項１乃至４何れか記載の電界効果トランジス
   タ。
6. 【請求項６】上記基板にＧａＡｓ乃至ＩｎＰを用い、上
   記第１の半導体層が基板に格子整合する組成からキャリ
   ア供給層に格子整合する組成までＩｎ濃度を変化させた
   、Ｉｎ（Ａｌ，Ｇａ）Ａｓであることを特徴とする請求
   項１乃至４何れか記載の電界効果トランジスタ。
7. 【請求項７】上記バッファ層に用いたＩｎ（Ａｌ，Ｇａ
   ）ＡｓにおけるＩｎ原子の組成比、或いはＡｌＧａ（Ａ
   ｓ，Ｓｂ）におけるＳｂの組成比が０．７　以上であり
   、かつ上記チャネル層の厚さが２０ｎｍ以下であること
   を特徴とする請求項３乃至６何れか記載の電界効果トラ
   ンジスタ。
8. 【請求項８】上記請求項１乃至７何れか記載の電界効果
   トランジスタを、ＮチャネルとＰチャネル電界効果トラ
   ンジスタのうちいずれか、あるいは両方に用い、かつＮ
   チャネルとＰチャネル電界効果トランジスタを同一基板
   上に形成したことを特徴とする相補型電界効果トランジ
   スタ。