JPH04333261A - 自動配置配線処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＬＳＩ（大規模集積回
路）を形成する素子の配置及び配線を自動的に行なう自
動配置配線処理方法に関するものである。

【０００２】

【従来の技術】図１０は従来の自動配置配線処理方法を
採用したＬＳＩ設計フローを示すフローチャートである
。図１０において、１は論理図を入力するステップ、２
は仮想遅延での論理タイミング検証を行なうステップ、
４は自動配置配線を行なうステップ、５は実遅延での論
理タイミング検証を行なうステップ、６はステップ５の
論理タイミング検証結果の判定を行なうステップである
。

【０００３】図１１は論理回路図の一例を示す図、図１
２は図１１に示す論理回路図の仮想遅延による論理タイ
ミング検証結果の信号波形を示す図、図１３は図１１の
論理回路図に基づいて従来の自動配置配線処理方法を用
いて配置配線した結果の一部を示す図、図１４は図１３
の自動配置配線結果による実遅延での論理タイミング検
証結果の信号波形を示す図、図１５は図１１の論理回路
図に対し遅延値の調整のための変更を実施した結果の論
理回路図を示す図、図１６は図１５の論理回路図に対し
自動配置配線した結果を示す図、図１７は図１６の自動
配置配線結果における実遅延による論理タイミング検証
結果の信号波形を示す図である。

【０００４】図１１，図１３，図１５及び図１６におい
て、例えば８はＮＯＴゲートの素子、９はＡＮＤゲート
の素子、１０はフリップフロップの素子である。図１５
及び図１６において、例えば９はＡＮＤゲートの素子、
１２，１３はＮＯＴゲートの素子である。

【０００５】次に動作について説明する。従来のＬＳＩ
の設計フローを図１０に示すように、まず論理図入力ス
テップであるステップ１において要求する論理動作に基
づいて論理設計を行ない、図１１に示す論理回路図を作
成する。この論理回路図に対し、Ｆａｎ−ｉｎ，Ｆａｎ
−ｏｕｔ等を考慮した仮想遅延による論理及びタイミン
グ検証のステップ２の処理を行ない、この論理回路図の
回路が正しく動作するか否かの検証を行なう。ここで、
例えば図１１の論理回路図中の素子１０のピンＡとピン
Ｂでの信号変化の差が２ｎｓ以上ないといけないという
要求タイミング仕様が与えられていると仮定する。この
図１１の論理回路図に対し、仮想遅延による論理及びタ
イミング検証を行なった結果の図１２に示す信号波形を
見てみると、素子１０のピンＡとピンＢとの信号変化の
差が２．１ｎｓあり、要求タイミング仕様を満足してい
る。従って次の自動配置配線ステップであるステップ４
に進み、図１１の論理回路図を基に自動配置配線を行な
い、図１３に示す自動配置配線結果を得る。

【０００６】次にこの図１３の自動配置配線結果に対し
、要求タイミング仕様を満たしているか否かを実遅延に
よる論理及びタイミング検証のステップ５の処理を行な
う。この検証結果を示したのが図１４であり、図１１の
論理回路図中の素子１０のピンＡとピンＢとの信号変化
の差が２ｎｓ以上という要求タイミング仕様を満足して
いないことを示している。この場合、要求タイミング仕
様を満足するように、論理図入力処理を行なうステップ
１までもどり、論理の変更を行なう。論理変更後の論理
回路図を示すのが図１５で、この場合、ピンＢの信号を
遅らせるために、素子９と素子１０の間に素子１２と素
子１３を挿入し、遅延を確保している。この図１５の論
理回路図に基づき、前述と同様に仮想遅延による論理及
びタイミング検証ステップ２、自動配置配線ステップ４
、実遅延による論理及びタイミング検証ステップ５を再
実行する。この論理図変更（入力）ステップ１から実遅
延による論理及びタイミング検証ステップ５までを要求
タイミング仕様を満足するまでくり返し実行し、最終的
に要求タイミング仕様を満足する配置配線結果を得る。

【０００７】

【発明が解決しようとする課題】従来の自動配置配線処
理方法は以上のように構成されているので、要求された
タイミング仕様を満足させるため、素子自体の特性を考
慮に入れて論理設計から自動配置配線までをくり返し再
実行して、論理回路図を全面的に変更しなければならず
、要求タイミング仕様を満足させる結果を得るために長
時間を要し、また回路の規模が大きくなればなるほどよ
り多くの時間が必要であるという問題点があった。

【０００８】この発明は上記のような問題点を解決する
ためになされたもので、論理変更や再自動配置配線を行
なわずに要求されたタイミング仕様を満足させる配置配
線結果を得ることができる自動配置配線処理方法を提供
することを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る自動配置
配線処理方法は、遅延調整素子１１をタイミング仕様を
満足しない経路の途中に挿入し、この遅延調整素子１１
の内部配線を変更することにより、任意の経路の遅延値
を調整するものである。

【００１０】

【作用】遅延調整素子１１はタイミング仕様を満足しな
い経路の途中に挿入され、遅延調整素子１１の内部配線
は変更されるので、任意の経路の遅延値が調整される。 したがって遅延値調整のために論理変更及び再自動配置
配線を行なう必要がなくなる。

【００１１】

【実施例】図１はこの発明の一実施例に係る自動配置配
線処理方法を採用したＬＳＩ設計フローを示すフローチ
ャートである。図１において、図１０に示すステップに
対応するものには同一の符号を付し、その説明を省略す
る。図１において、３はＬＳＩ内の任意の経路の遅延値
を調整する遅延調整素子をタイミング仕様を満足しない
経路の途中に挿入するステップ、７は遅延調整素子の内
部配線を変更することにより任意の経路の遅延値を調整
するステップである。

【００１２】図２はこの実施例の説明に用いられる論理
回路の一例を示す図、図３は図２の論理回路図の仮想遅
延による論理及びタイミング検証結果の信号波形を示す
図、図４は図２の論理回路図に対し、遅延値の調整のた
めの遅延調整素子を挿入した結果の論理回路図を示す図
、図５は図４の論理回路図を自動配置配線した結果を示
す図、図６は図５の自動配置配線結果での実遅延による
論理及びタイミング検証結果の信号波形を示す図、図７
は図４で挿入した遅延調整素子の内部配線を示す図、図
８は図４で挿入した遅延調整素子に対し、遅延値の調整
のために内部配線の変更を実施した結果の内部配線を示
す図、図９は図５の自動配置配線結果および遅延調整素
子の内部配線変更実施結果での実遅延による論理及びタ
イミング検証結果の信号波形を示す図である。

【００１３】図２，図４及び図５において、図１１及び
図１３に示す構成要素に対応するものには同一の符号を
付し、その説明を省略する。図４及び図５において１１
は上述した遅延調整素子である。図７において遅延調整
素子１１は、端子１６と端子１７を接続する配線１４、
及び遅延素子１５を備えている。図８における遅延調整
素子１１では、遅延素子１５が、配線１８を介して端子
１７に、配線１９を介して端子１６に接続されている。

【００１４】次に動作について説明する。この発明の一
実施例によるＬＳＩの設計フローを図１に示すように、
まず論理図入力ステップであるステップ１において要求
する論理動作に基づいて論理設計を行ない、例えば図２
に示すような論理回路図を作成する。この論理回路図に
対し、Ｆａｎ−ｉｎ，Ｆａｎ−ｏｕｔ等を考慮した仮想
遅延による論理及びタイミング検証のステップ２の処理
を行ない、この図２の論理回路図の回路が正しく動作す
るか否かの検証を行なう。

【００１５】ここで、例えば図２の論理回路図中の素子
１０のピンＡとピンＢでの信号変化の差が２ｎｓ以上な
いといけないという要求タイミング仕様が与えられてい
ると仮定する。この図２の論理回路図に対し、仮想遅延
による論理及びタイミング検証を行なった結果の信号波
形を見てみると、素子１０のピンＡとピンＢとの信号変
化の差が２．１ｎｓあり、要求タイミング仕様は満足し
ている。しかし、このままでは自動配置配線ステップ４
の後の実遅延による論理及びタイミング検証ステップ５
において素子１０のピンＡとピンＢとの信号変化の差が
２ｎｓ以上という要求タイミング仕様を満足しない虞れ
がある。この場合、次の遅延調整素子挿入ステップ３に
進み、図２に示す論理回路図中のピンＢの信号を遅らせ
るために、素子９と素子１０の間に遅延調整素子１１を
挿入しておく。その論理回路図を図４に示す。次に自動
配置配線ステップ４に進み、図４の論理回路図を基に自
動配置配線を行ない、図５に示す自動配置配線結果を得
る。

【００１６】次にこの図５の自動配置配線結果に対し、
要求タイミング仕様を満たしているか否かを実遅延によ
る論理及びタイミング検証ステップ５を行なう。この検
証結果を示したのが図６であり、図４の論理回路図中の
素子１０のピンＡとピンＢとの信号変化の差が２ｎｓ以
上という要求タイミング仕様を満足していないことを示
している。この場合、要求仕様を満足するように、次の
遅延調整ステップ７に進み、遅延調整を行なう。ここで
は、遅延調整素子１１の内部配線の変更により遅延調整
を行なう。内部配線変更前の内部配線を示したのが図７
で、端子１６は配線１４によって直接端子１７に接続さ
れており、このままでは遅延調整ができない状態である
。また、素子１５は遅延素子であり、一般に遅延に用い
る素子と同等の素子と考えてよく、同じ素子１５を何個
か直列に接続した状態にある。図７の配線１４を要求タ
イミング仕様に対する不足分に応じて、図８に示すよう
に遅延素子１５を配線１８と配線１９のように接続する
ことによって遅延調整をし、要求タイミング仕様を満足
する配置配線結果を得る。

【００１７】以上のように上記実施例によれば、要求さ
れたタイミング仕様を満足しない可能性のある所に遅延
調整素子を自動配置配線を実行する以前にあらかじめ挿
入したので、遅延値の調整のために論理変更及び再自動
配置配線を行なわないで、遅延調整素子の内部だけで遅
延値が調整でき、遅延値の調整時間を従来の技術による
調整に比べて、例えば３０％以上短縮できる。

【００１８】

【発明の効果】以上のように本発明によれば、タイミン
グ仕様を満足しない経路の途中に遅延調整素子を挿入し
、この遅延調整素子の内部配線を変更することにより、
任意の経路の遅延値を調整するようにしたので、論理変
更や再自動配置配線を行なわずに要求されたタイミング
仕様を満足させる配置配線結果を得ることができ、した
がって遅延値の調整時間が従来より短縮し、ＬＳＩ製造
効率が向上するという効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る自動配置配線処理方
法を採用したＬＳＩ設計フローを示すフローチャートで
ある。

【図２】この実施例を説明するための論理回路図の一例
を示すブロック図である。

【図３】図２の論理回路図の仮想遅延による論理及びタ
イミング検証結果の信号波形を示す図である。

【図４】図２の論理回路図に対し遅延値の調整のための
遅延調整素子を挿入した結果の論理回路図を示す図であ
る。

【図５】図４の論理回路図を自動配置配線した結果を示
す図である。

【図６】図５の自動配置配線結果での実遅延による論理
及びタイミング検証結果の信号波形を示す図である。

【図７】図４で挿入した遅延調整素子の内部配線を示す
図である。

【図８】図４で挿入した遅延調整素子に対し遅延値の調
整のために内部配線の変更を実施した結果の内部配線を
示す図である。

【図９】図５の自動配置配線結果及び遅延調整素子の内
部配線変更実施結果での実遅延による論理及びタイミン
グ検証結果の信号波形を示す図である。

【図１０】従来の自動配置配線処理方式を採用したＬＳ
Ｉ設計フローを示すフローチャートである。

【図１１】この従来例を説明するための論理回路図の一
例を示す図である。

【図１２】図１１に示す論理回路図の仮想遅延による論
理タイミング検証結果の信号波形を示す図である。

【図１３】図１１の論理回路図に基づいて従来の自動配
置配線処理方法を用いて配置配線した結果の一部を示す
図である。

【図１４】図１３の自動配置配線結果による実遅延での
論理タイミング検証結果の信号波形を示す図である。

【図１５】図１１の論理回路図に対し遅延値の調整のた
めの変更を実施した結果の論理回路図を示す図である。

【図１６】図１５の論理回路図に対し自動配置配線した
結果を示す図である。

【図１７】図１６の自動配置配線結果における実遅延に
よる論理タイミング検証結果の信号波形を示す図である
。

【符号の説明】

８，９，１０　　素子 １１　　遅延調整素子 １４，１８，１９　　配線 １５　　遅延素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　集積回路を形成する素子の配置及び配
   線を自動的に行なう自動配置配線処理方法において、任
   意の経路の遅延値を調整する遅延調整素子をタイミング
   仕様を満足しない経路の途中に挿入し、この遅延調整素
   子の内部配線を変更することにより、任意の経路の遅延
   値を調整することを特徴とする自動配置配線処理方法。