JPH04333951A - プロセッサのダイレクトメモリアクセス制御装置 - Google Patents
プロセッサのダイレクトメモリアクセス制御装置Info
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- JPH04333951A JPH04333951A JP10458491A JP10458491A JPH04333951A JP H04333951 A JPH04333951 A JP H04333951A JP 10458491 A JP10458491 A JP 10458491A JP 10458491 A JP10458491 A JP 10458491A JP H04333951 A JPH04333951 A JP H04333951A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はメモリ間のダイレクト
メモリアクセス転送制御に関するもので、例えば、マイ
クロプロセッサのダイレクトメモリアクセス制御装置に
関するものである。
メモリアクセス転送制御に関するもので、例えば、マイ
クロプロセッサのダイレクトメモリアクセス制御装置に
関するものである。
【０００２】
【従来の技術】図４は、例えばアイ・イー・イー ト
ランザクション オン サーキッツ アンド
システムズ（ＩＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｏ
Ｎ ＣＩＲＣＵＩＴＳＡＮＤ ＳＹＳＴＥＭＳ）（
ＶＯｌ．３６，ＮＯ．１０，Ｏｃｔ．１９８９，ｐ１２
６７−１２７４）に記載された従来のプロセッサにおけ
るダイレクトメモリアクセス（以下、ＤＭＡという）転
送を示す図であり、図において、１０はプロセッサ、２
０は画像データを記憶する外部のデータメモリ、１００
は演算器等で演算実行を行う実行ユニット、１１０，１
２０は２ポートの内部データメモリ、３６０はＤＡＭ転
送制御するダイレクトメモリアクセス制御装置（以下、
ＤＭＡＣという）、１３０，１４０，１５０はそれぞれ
実行ユニット１００と内部データメモリ１１０，１２０
とを接続するバス、１６０，１７０は内部データメモリ
１１０，１２０とＤＭＡＣ３６０を接続するバス、２０
０はソース０のピクチャーフレームデータを記憶するメ
モリエリア（以下、ソース０メモリエリアという）、２
１０はソース１のピクチャーフレームデータを記憶する
メモリエリア（以下、ソース１メモリエリアという）、
２２０はディスティネーションのピクチャーフレームデ
ータを記憶するメモリエリア（以下、ディスティネーシ
ョンメモリエリアという）である。
ランザクション オン サーキッツ アンド
システムズ（ＩＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｏ
Ｎ ＣＩＲＣＵＩＴＳＡＮＤ ＳＹＳＴＥＭＳ）（
ＶＯｌ．３６，ＮＯ．１０，Ｏｃｔ．１９８９，ｐ１２
６７−１２７４）に記載された従来のプロセッサにおけ
るダイレクトメモリアクセス（以下、ＤＭＡという）転
送を示す図であり、図において、１０はプロセッサ、２
０は画像データを記憶する外部のデータメモリ、１００
は演算器等で演算実行を行う実行ユニット、１１０，１
２０は２ポートの内部データメモリ、３６０はＤＡＭ転
送制御するダイレクトメモリアクセス制御装置（以下、
ＤＭＡＣという）、１３０，１４０，１５０はそれぞれ
実行ユニット１００と内部データメモリ１１０，１２０
とを接続するバス、１６０，１７０は内部データメモリ
１１０，１２０とＤＭＡＣ３６０を接続するバス、２０
０はソース０のピクチャーフレームデータを記憶するメ
モリエリア（以下、ソース０メモリエリアという）、２
１０はソース１のピクチャーフレームデータを記憶する
メモリエリア（以下、ソース１メモリエリアという）、
２２０はディスティネーションのピクチャーフレームデ
ータを記憶するメモリエリア（以下、ディスティネーシ
ョンメモリエリアという）である。
【０００３】次に、動作について説明する。内部データ
メモリ１１０のｉ番地のデータＳ０（ｉ）をバス１３０
を介して実行ユニット１００へ転送する。内部データメ
モリ１２０のｉ番地のデータＳ１（ｉ）をバス１４０を
介して実行ユニット１００へ転送する。実行ユニット１
００では入力された２つのデータＳ０（ｉ）とＳ１（ｉ
）の間で演算で行い、演算結果をＲ（ｋ）をバス１５０
を介して内部データメモリ１１０へ送出する。
メモリ１１０のｉ番地のデータＳ０（ｉ）をバス１３０
を介して実行ユニット１００へ転送する。内部データメ
モリ１２０のｉ番地のデータＳ１（ｉ）をバス１４０を
介して実行ユニット１００へ転送する。実行ユニット１
００では入力された２つのデータＳ０（ｉ）とＳ１（ｉ
）の間で演算で行い、演算結果をＲ（ｋ）をバス１５０
を介して内部データメモリ１１０へ送出する。
【０００４】また、実行ユニット１００の動作とは独立
してソース１メモリエリア２１０の（Ｉ＋１）番地のデ
ータＳ１（Ｉ＋１）をＤＭＡＣ３６０により、ＤＭＡ−
バス１６０を介して内部データメモリ１２０へＤＭＡ転
送する。内部データメモリから外部データメモリへＤＭ
Ａ動作する。ＤＭＡ転送する場合も同様で、実行ユニッ
ト１００の動作とは独立して内部データメモリ１１０の
（ｋ−１）番地のデータＲ（ｋ−１）をＤＭＡ−バス１
７０を介してＤＭＡＣ３６０によりディスティネーショ
ンメモリエリア２２０へＤＭＡＣ３６０は画像のブロッ
クデータをＤＭＡ転送する場合、外部データメモリに対
しては図３（ａ）に示すような各行に対してはシリアル
アドレシングを行う２次元シリアルアドレシングを行っ
てアクセスし内部データメモリに対してはシリアルアド
レシングを行ってアクセスする。
してソース１メモリエリア２１０の（Ｉ＋１）番地のデ
ータＳ１（Ｉ＋１）をＤＭＡＣ３６０により、ＤＭＡ−
バス１６０を介して内部データメモリ１２０へＤＭＡ転
送する。内部データメモリから外部データメモリへＤＭ
Ａ動作する。ＤＭＡ転送する場合も同様で、実行ユニッ
ト１００の動作とは独立して内部データメモリ１１０の
（ｋ−１）番地のデータＲ（ｋ−１）をＤＭＡ−バス１
７０を介してＤＭＡＣ３６０によりディスティネーショ
ンメモリエリア２２０へＤＭＡＣ３６０は画像のブロッ
クデータをＤＭＡ転送する場合、外部データメモリに対
しては図３（ａ）に示すような各行に対してはシリアル
アドレシングを行う２次元シリアルアドレシングを行っ
てアクセスし内部データメモリに対してはシリアルアド
レシングを行ってアクセスする。
【０００５】
【発明が解決しようとする課題】従来のＤＭＡ転送を行
うマイクロプロセッサは以上のように構成されているの
で、画像信号処理などを行うのに外部データメモリより
画像のブロックデータを図３（ｂ）に示すようにサブサ
ンプルとしてデータの間引きを行いＤＭＡ転送を行う場
合、一度には転送できず、１ワードずつアドレスを変え
て転送しなければならなかった。内部データメモリより
外部データメモリへＤＭＡ転送する場合も上記と同様に
間引きを行ったブロックデータを一度にＤＭＡ転送する
ことは出来なかった。
うマイクロプロセッサは以上のように構成されているの
で、画像信号処理などを行うのに外部データメモリより
画像のブロックデータを図３（ｂ）に示すようにサブサ
ンプルとしてデータの間引きを行いＤＭＡ転送を行う場
合、一度には転送できず、１ワードずつアドレスを変え
て転送しなければならなかった。内部データメモリより
外部データメモリへＤＭＡ転送する場合も上記と同様に
間引きを行ったブロックデータを一度にＤＭＡ転送する
ことは出来なかった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、プログラムによる転送とは独立
して図３（ａ）のようなブロックデータをＤＭＡ転送で
きるとともに、例えば図３（ａ）および図３（ｃ）のよ
うな間引きを行った（この例では１つおき）ブロックデ
ータもＤＭＡ転送できるマイクロプロセッサを得ること
を目的とする。
ためになされたもので、プログラムによる転送とは独立
して図３（ａ）のようなブロックデータをＤＭＡ転送で
きるとともに、例えば図３（ａ）および図３（ｃ）のよ
うな間引きを行った（この例では１つおき）ブロックデ
ータもＤＭＡ転送できるマイクロプロセッサを得ること
を目的とする。
【０００７】
【課題を解決するための手段】この発明に係わるマイク
ロプロセッサのＤＭＡ制御装置は、供給される初期アド
レス値とアドレス演算をするためのパラメータ（スキッ
プ数、ブロック幅、インデックス値および転送ワード数
）を記憶する記憶回路と、記憶回路に記憶されている内
容にもとづいて転送元メモリへアクセスするアドレスと
転送先メモリへアクセスするアドレスを演算して出力し
、演算結果で前記記憶回路に記憶されているアドレスを
更新するアドレス演算回路とを備える。
ロプロセッサのＤＭＡ制御装置は、供給される初期アド
レス値とアドレス演算をするためのパラメータ（スキッ
プ数、ブロック幅、インデックス値および転送ワード数
）を記憶する記憶回路と、記憶回路に記憶されている内
容にもとづいて転送元メモリへアクセスするアドレスと
転送先メモリへアクセスするアドレスを演算して出力し
、演算結果で前記記憶回路に記憶されているアドレスを
更新するアドレス演算回路とを備える。
【０００８】
【作用】この発明におけるマイクロプロセッサのＤＭＡ
制御装置は、マイクロプロセッサまたはプログラム等か
ら供給されるＤＭＡ転送の初期アドレスと以降のアドレ
ス演算をするためのパラメータを記憶回路に記憶し、ア
ドレス演算回路はこの記憶回路の内容に基づいて転送元
メモリのアドレスと転送先のメモリのアドレスを演算し
、このアドレスによってメモリ間のデータ転送を行うと
ともに、演算結果で記憶回路に記憶されているアドレス
を更新する。
制御装置は、マイクロプロセッサまたはプログラム等か
ら供給されるＤＭＡ転送の初期アドレスと以降のアドレ
ス演算をするためのパラメータを記憶回路に記憶し、ア
ドレス演算回路はこの記憶回路の内容に基づいて転送元
メモリのアドレスと転送先のメモリのアドレスを演算し
、このアドレスによってメモリ間のデータ転送を行うと
ともに、演算結果で記憶回路に記憶されているアドレス
を更新する。
【０００９】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明によるＤＭＡ制御装置をマイクロ
プロセッサに内蔵した構成を示すブロック図であり、図
において、１はこの発明の一実施例であるマイクロプロ
セッサ、１８０はダイレクトメモリアクセス転送を制御
するＤＭＡＣ、１１０，１２０，１３０，１４０，１５
０，１６０，１７０，２０，２００，２１０，２２０は
前記従来のものと同一である。
する。図１はこの発明によるＤＭＡ制御装置をマイクロ
プロセッサに内蔵した構成を示すブロック図であり、図
において、１はこの発明の一実施例であるマイクロプロ
セッサ、１８０はダイレクトメモリアクセス転送を制御
するＤＭＡＣ、１１０，１２０，１３０，１４０，１５
０，１６０，１７０，２０，２００，２１０，２２０は
前記従来のものと同一である。
【００１０】図２は図１のマイクロプロセッサ内部のＤ
ＭＡＣ１８０の構成を示す図で、図において１８０ａ，
１８０ｂ，１８０ｃ，１８０ｄは転送元および転送先の
初期アドレスおよび演算結果のアドレスを記憶する記憶
回路、１８２はメモリアクセスのスキップ幅を記憶する
記憶回路、１８３は２次元アドレシングの際の１ブロッ
クメモリ領域の１ラインワード数を記憶するブロック幅
記憶回路、１８４，１８５は転送元および転送先アドレ
ス修飾に用いられるインデックス値記憶回路、１８６は
ＤＭＡ転送で転送するワード数を記憶する記憶回路、１
８７は前記各種パラメータにしたがい転送ワード数分の
アドレスを演算し出力するアドレス演算回路である。
ＭＡＣ１８０の構成を示す図で、図において１８０ａ，
１８０ｂ，１８０ｃ，１８０ｄは転送元および転送先の
初期アドレスおよび演算結果のアドレスを記憶する記憶
回路、１８２はメモリアクセスのスキップ幅を記憶する
記憶回路、１８３は２次元アドレシングの際の１ブロッ
クメモリ領域の１ラインワード数を記憶するブロック幅
記憶回路、１８４，１８５は転送元および転送先アドレ
ス修飾に用いられるインデックス値記憶回路、１８６は
ＤＭＡ転送で転送するワード数を記憶する記憶回路、１
８７は前記各種パラメータにしたがい転送ワード数分の
アドレスを演算し出力するアドレス演算回路である。
【００１１】つぎに動作について説明する。メモリアク
セスは実行ユニット１００とＤＭＡ１８０とで独立して
行われる。内部データメモリ１１０のｉ番地のデータＳ
０（ｉ）をバス１３０を介して実行ユニット１００へ転
送する。内部データメモリ１２０のｉ番地のデータＳ１
（ｉ）をバス１４０を介して実行ユニット１００へ転送
する。実行ユニット１００では入力された２つのデータ
Ｓ０（ｉ）とＳ１（ｉ）の間で演算で行い、演算結果を
Ｒ（ｋ）をバス１５０を介して内部データメモリ１１０
へ送出する。
セスは実行ユニット１００とＤＭＡ１８０とで独立して
行われる。内部データメモリ１１０のｉ番地のデータＳ
０（ｉ）をバス１３０を介して実行ユニット１００へ転
送する。内部データメモリ１２０のｉ番地のデータＳ１
（ｉ）をバス１４０を介して実行ユニット１００へ転送
する。実行ユニット１００では入力された２つのデータ
Ｓ０（ｉ）とＳ１（ｉ）の間で演算で行い、演算結果を
Ｒ（ｋ）をバス１５０を介して内部データメモリ１１０
へ送出する。
【００１２】ＤＭＡＣ１８０によるＤＭＡ転送は、プロ
グラムにより、アドレス記憶回路１８１ａ，１８１ｃに
転送元メモリのアクセスする最初のラインの初期アドレ
スと次にアクセスするラインの初期アドレスを、記憶回
路１８１ｂ，１８１ｄに転送先メモリの初期アドレスと
つぎに書き込むラインの初期アドレスを設定し、記憶回
路１８２にメモリブロック領域のアクセスのスキップ幅
を設定し、記憶回路１８３に２次元アドレシングの際の
ブロックメモリ領域のブロック幅を設定し、記憶回路１
８４，１８５にそれぞれ転送元、転送先のアドレスイン
デックス値を設定し、記憶回路１８６に転送ワード数を
設定する。アドレス演算回路１８７で上記各記憶回路１
８１ａ〜１８１ｄ、１８２〜１８６に記憶されている記
憶値にもとづいて、指定されるワード数分の転送元メモ
リと転送先メモリのアドレスを演算し、順次出力するこ
とにより外部メモリと内部メモリ間の転送を行う。また
、演算結果の転送元アドレスは記憶回路１８１ａまたは
１８１ｃに、転送先のアドレスは記憶回路１８１ｂまた
は１８１ｄに記憶され、内容が更新される。
グラムにより、アドレス記憶回路１８１ａ，１８１ｃに
転送元メモリのアクセスする最初のラインの初期アドレ
スと次にアクセスするラインの初期アドレスを、記憶回
路１８１ｂ，１８１ｄに転送先メモリの初期アドレスと
つぎに書き込むラインの初期アドレスを設定し、記憶回
路１８２にメモリブロック領域のアクセスのスキップ幅
を設定し、記憶回路１８３に２次元アドレシングの際の
ブロックメモリ領域のブロック幅を設定し、記憶回路１
８４，１８５にそれぞれ転送元、転送先のアドレスイン
デックス値を設定し、記憶回路１８６に転送ワード数を
設定する。アドレス演算回路１８７で上記各記憶回路１
８１ａ〜１８１ｄ、１８２〜１８６に記憶されている記
憶値にもとづいて、指定されるワード数分の転送元メモ
リと転送先メモリのアドレスを演算し、順次出力するこ
とにより外部メモリと内部メモリ間の転送を行う。また
、演算結果の転送元アドレスは記憶回路１８１ａまたは
１８１ｃに、転送先のアドレスは記憶回路１８１ｂまた
は１８１ｄに記憶され、内容が更新される。
【００１３】次に例えば図３（ａ）のようにアドレスは
不連続であるが規則的に配列された画像ブロックのデー
タをＤＭＡ転送する場合、記憶回路１８１ａに転送元の
画像ブロックの先頭番地“ｉ”を設定し、記憶回路１８
１ｂに転送先の内部データメモリの先頭番地“ｐ”を設
定し、記憶回路１８１ｃ，１８１ｄに「使用しないこと
」を示す“０”を設定し、記憶回路１８２にスキップ数
“１”を設定し、記憶回路１８３にブロック幅“４”を
設定し、記憶回路１８４に転送元のアドレスインデック
ス値“ｊ−（ｉ＋３）”を設定し、記憶回路１８５に転
送先のアドレスインデックス値“ｑ−（ｐ＋３）”を設
定し、記憶回路１８６に転送ワード数“１６”を設定す
る。アドレス演算回路１８７は各記憶回路に設定された
パラメータ値により記憶回路１８１ａおよび１８１ｂの
アドレス値を更新しながら順次“ｉ，ｉ＋１，ｉ＋２，
ｉ＋３”と出力する。そして、ｉ＋３を出力したときに
ｉ＋３に記憶回路１８４のアドレスインデックス値を加
算し、“ｊ，ｊ＋２，ｊ＋３”を出力し、同様にｊ＋３
にアドレスインデックス値を加算して、“ｋ，…，ｋ＋
３，ｌ，ｌ＋１，ｌ＋２，…，ｌ＋３”と１６ワード分
の転送元アドレスを出力する。また、転送先アドレスも
転送元アドレスの演算と同様にして行い、転送元アドレ
スに対応して“ｐ，ｐ＋１，ｐ＋２，ｐ＋３，ｑ，…，
ｓ＋２，ｓ＋３”と出力してＤＭＡ転送を行う。
不連続であるが規則的に配列された画像ブロックのデー
タをＤＭＡ転送する場合、記憶回路１８１ａに転送元の
画像ブロックの先頭番地“ｉ”を設定し、記憶回路１８
１ｂに転送先の内部データメモリの先頭番地“ｐ”を設
定し、記憶回路１８１ｃ，１８１ｄに「使用しないこと
」を示す“０”を設定し、記憶回路１８２にスキップ数
“１”を設定し、記憶回路１８３にブロック幅“４”を
設定し、記憶回路１８４に転送元のアドレスインデック
ス値“ｊ−（ｉ＋３）”を設定し、記憶回路１８５に転
送先のアドレスインデックス値“ｑ−（ｐ＋３）”を設
定し、記憶回路１８６に転送ワード数“１６”を設定す
る。アドレス演算回路１８７は各記憶回路に設定された
パラメータ値により記憶回路１８１ａおよび１８１ｂの
アドレス値を更新しながら順次“ｉ，ｉ＋１，ｉ＋２，
ｉ＋３”と出力する。そして、ｉ＋３を出力したときに
ｉ＋３に記憶回路１８４のアドレスインデックス値を加
算し、“ｊ，ｊ＋２，ｊ＋３”を出力し、同様にｊ＋３
にアドレスインデックス値を加算して、“ｋ，…，ｋ＋
３，ｌ，ｌ＋１，ｌ＋２，…，ｌ＋３”と１６ワード分
の転送元アドレスを出力する。また、転送先アドレスも
転送元アドレスの演算と同様にして行い、転送元アドレ
スに対応して“ｐ，ｐ＋１，ｐ＋２，ｐ＋３，ｑ，…，
ｓ＋２，ｓ＋３”と出力してＤＭＡ転送を行う。
【００１４】また、図３（ｂ）のように配列された画像
ブロックのデータをＤＭＡ転送する場合、記憶回路１８
１ａに“ｉ”を設定し、記憶回路１８１ｂに“ｐ”を設
定し、記憶回路１８１ｃに“ｊ＋１”を、記憶回路１８
１ｄに“ｑ＋１”を設定し、記憶回路１８２にスキップ
数“２”を設定し、記憶回路１８３にブロック幅“４”
を設定し、記憶回路１８４に転送元のアドレスインデッ
クス値“ｋ−（ｉ＋２）”を設定し、記憶回路１８５に
転送先のアドレスインデックス値“ｒ−（ｐ＋２）”を
設定し、記憶回路１８６に転送ワード数“８”を設定す
る。アドレス演算回路１８７はこれら記憶回路に設定さ
れたパラメータにより、アドレスを演算し、記憶回路１
８１ａ，１８１ｂ，１８１ｃおよび１８１ｄのアドレス
値を更新しながら順次転送元アドレスを“ｉ，ｉ＋２，
ｉ＋１，ｉ＋３，…，ｌ＋１，ｌ＋３”、転送先アドレ
スを“ｐ，ｐ＋２，ｑ＋１，ｑ＋３，…”と出力してＤ
ＭＡ転送を行う。
ブロックのデータをＤＭＡ転送する場合、記憶回路１８
１ａに“ｉ”を設定し、記憶回路１８１ｂに“ｐ”を設
定し、記憶回路１８１ｃに“ｊ＋１”を、記憶回路１８
１ｄに“ｑ＋１”を設定し、記憶回路１８２にスキップ
数“２”を設定し、記憶回路１８３にブロック幅“４”
を設定し、記憶回路１８４に転送元のアドレスインデッ
クス値“ｋ−（ｉ＋２）”を設定し、記憶回路１８５に
転送先のアドレスインデックス値“ｒ−（ｐ＋２）”を
設定し、記憶回路１８６に転送ワード数“８”を設定す
る。アドレス演算回路１８７はこれら記憶回路に設定さ
れたパラメータにより、アドレスを演算し、記憶回路１
８１ａ，１８１ｂ，１８１ｃおよび１８１ｄのアドレス
値を更新しながら順次転送元アドレスを“ｉ，ｉ＋２，
ｉ＋１，ｉ＋３，…，ｌ＋１，ｌ＋３”、転送先アドレ
スを“ｐ，ｐ＋２，ｑ＋１，ｑ＋３，…”と出力してＤ
ＭＡ転送を行う。
【００１５】また、図３（ｃ）のように配列された画像
ブロックのデータをＤＭＡ転送する場合、記憶回路１８
１ａに初期アドレスとして“ｉ”を、記憶回路１８１ｂ
に“ｐ”を、記憶回路１８１ｃに「使用しないこと」を
示す“０”または転送先の次ライン先頭アドレス“ｊ”
を、記憶回路１８１ｄに「使用しない」ことを示す“０
”または転送先の次ライン先頭アドレス“ｑ”を設定し
、記憶回路１８２に“２”を設定し、記憶回路１８３に
“４”を設定し、記憶回路１８４に転送元のアドレスイ
ンデックス値を記憶回路１８１ｃに“０”を設定した場
合は“ｊ−（ｉ＋２）”を、“ｊ”を設定した場合は“
ｋ−（ｉ＋２）”を設定し、記憶回路１８５に転送先の
アドレスインデックス値を１８１ｄに“０”を設定した
場合は“ｑ−（ｐ＋２）”を、“ｑ”を設定した場合は
“ｒ−（ｐ＋２）”を設定し、記憶回路１８６に転送ワ
ード数“８”を設定することにより、アドレス演算回路
１８７により、記憶回路１８１ａ，１８１ｂ，１８１ｃ
および１８１ｄのアドレス値を更新しながら順次転送元
アドレスを“ｉ，ｉ＋２，ｊ，ｊ＋２，…，ｌ，ｌ＋２
”、転送先アドレスを“ｐ，ｐ＋２，ｑ，ｑ＋２，…，
ｓ，ｓ＋２”と出力してＤＭＡ転送を行う。
ブロックのデータをＤＭＡ転送する場合、記憶回路１８
１ａに初期アドレスとして“ｉ”を、記憶回路１８１ｂ
に“ｐ”を、記憶回路１８１ｃに「使用しないこと」を
示す“０”または転送先の次ライン先頭アドレス“ｊ”
を、記憶回路１８１ｄに「使用しない」ことを示す“０
”または転送先の次ライン先頭アドレス“ｑ”を設定し
、記憶回路１８２に“２”を設定し、記憶回路１８３に
“４”を設定し、記憶回路１８４に転送元のアドレスイ
ンデックス値を記憶回路１８１ｃに“０”を設定した場
合は“ｊ−（ｉ＋２）”を、“ｊ”を設定した場合は“
ｋ−（ｉ＋２）”を設定し、記憶回路１８５に転送先の
アドレスインデックス値を１８１ｄに“０”を設定した
場合は“ｑ−（ｐ＋２）”を、“ｑ”を設定した場合は
“ｒ−（ｐ＋２）”を設定し、記憶回路１８６に転送ワ
ード数“８”を設定することにより、アドレス演算回路
１８７により、記憶回路１８１ａ，１８１ｂ，１８１ｃ
および１８１ｄのアドレス値を更新しながら順次転送元
アドレスを“ｉ，ｉ＋２，ｊ，ｊ＋２，…，ｌ，ｌ＋２
”、転送先アドレスを“ｐ，ｐ＋２，ｑ，ｑ＋２，…，
ｓ，ｓ＋２”と出力してＤＭＡ転送を行う。
【００１６】なお、ＤＭＡ転送はソース０ピクチャフレ
ーム２００またはソース１ピクチャフレーム２１０より
ＤＭＡＣ１８０を介してＤＭＡ−バス１６０を通じて内
部データメモリ１１０または１２０へ転送するものと、
内部データメモリ１１０または１２０からＤＭＡ−バス
１７０によりＤＭＡＣ１８０を介してデスティネーショ
ンピクチャフレーム２２０へ転送するものとがある。
ーム２００またはソース１ピクチャフレーム２１０より
ＤＭＡＣ１８０を介してＤＭＡ−バス１６０を通じて内
部データメモリ１１０または１２０へ転送するものと、
内部データメモリ１１０または１２０からＤＭＡ−バス
１７０によりＤＭＡＣ１８０を介してデスティネーショ
ンピクチャフレーム２２０へ転送するものとがある。
【００１７】なお、上記実施例ではＤＭＡＣ１８０の構
成を図２のようにしたが、転送元アドレス、転送先アド
レスの記憶回路をそれぞれ２つづつ持ち代わりに転送元
インデックス、転送先インデックスをそれぞれ複数持っ
てもよい。例えば、２つづつ持つ場合、図３（ｂ）では
転送元インデックスとして“ｊ＋１−（ｉ＋２）”と“
ｋ−（ｊ＋３）”の２種を設定し、転送先インデックス
として“ｑ＋１（ｐ＋２）”と“ｒ−（ｑ＋３）”の２
種を設定する。
成を図２のようにしたが、転送元アドレス、転送先アド
レスの記憶回路をそれぞれ２つづつ持ち代わりに転送元
インデックス、転送先インデックスをそれぞれ複数持っ
てもよい。例えば、２つづつ持つ場合、図３（ｂ）では
転送元インデックスとして“ｊ＋１−（ｉ＋２）”と“
ｋ−（ｊ＋３）”の２種を設定し、転送先インデックス
として“ｑ＋１（ｐ＋２）”と“ｒ−（ｑ＋３）”の２
種を設定する。
【００１８】また、転送元アドレス、転送先アドレスの
記憶回路をそれぞれ２つづつ持ち、転送元インデックス
、転送先インデックスの代わりに外部メモリのフレーム
幅を設定するようにしても良い。例えば、横一列１００
ワードのメモリフレームを取り扱う場合、図３（ｂ）で
はブロック幅を“３”に設定し、転送元アドレスを“ｉ
”，“ｊ＋１”の２種を設定し、アドレス演算回路１８
７では、まず第１行目はブロック幅分“ｉ”，“ｉ＋２
”のアドレスを出力し、第２行目はブロック幅分“ｊ＋
１”，“ｊ＋３”を出力し、第３行目は設定されたフレ
ーム幅“１００”の２倍（２ライン分）より（ブロック
幅−１）を引いた値、この例では１００×２−（３−１
）＝１９８を“ｉ＋２”に加算して“ｋ”を得、次に“
ｋ＋２”を出力する。第４行目も同様に“ｊ＋３”に１
９８を加算して“ｌ＋１”，“ｌ＋３”を出力する。
記憶回路をそれぞれ２つづつ持ち、転送元インデックス
、転送先インデックスの代わりに外部メモリのフレーム
幅を設定するようにしても良い。例えば、横一列１００
ワードのメモリフレームを取り扱う場合、図３（ｂ）で
はブロック幅を“３”に設定し、転送元アドレスを“ｉ
”，“ｊ＋１”の２種を設定し、アドレス演算回路１８
７では、まず第１行目はブロック幅分“ｉ”，“ｉ＋２
”のアドレスを出力し、第２行目はブロック幅分“ｊ＋
１”，“ｊ＋３”を出力し、第３行目は設定されたフレ
ーム幅“１００”の２倍（２ライン分）より（ブロック
幅−１）を引いた値、この例では１００×２−（３−１
）＝１９８を“ｉ＋２”に加算して“ｋ”を得、次に“
ｋ＋２”を出力する。第４行目も同様に“ｊ＋３”に１
９８を加算して“ｌ＋１”，“ｌ＋３”を出力する。
【００１９】ＤＭＡＣ１８０は、図３（ａ），図３（ｂ
）または図３（ｃ）のような連続したメモリデータもし
くはとびとび（二次元的に配置されたメモリブロックで
１つおきにかぎらず、２つおき、３つおき等）のメモリ
データを順次アクセスできるようにアドレスを出力する
構成にすればよく、上記実施例または他の実施例のＤＭ
ＡＣの構成に限られるものではない。
）または図３（ｃ）のような連続したメモリデータもし
くはとびとび（二次元的に配置されたメモリブロックで
１つおきにかぎらず、２つおき、３つおき等）のメモリ
データを順次アクセスできるようにアドレスを出力する
構成にすればよく、上記実施例または他の実施例のＤＭ
ＡＣの構成に限られるものではない。
【００２０】また、外部データメモリ２０を便宜的にソ
ース０ピクチャフレーム２００，ソースピクチャ１フレ
ーム２１０、デスティネーションピクチャフレーム２２
０とに分けたが、それぞれのピクチャフレームのメモリ
領域が重複してもよい。
ース０ピクチャフレーム２００，ソースピクチャ１フレ
ーム２１０、デスティネーションピクチャフレーム２２
０とに分けたが、それぞれのピクチャフレームのメモリ
領域が重複してもよい。
【００２１】また、上記実施例では、マイクロプロセッ
サ内メモリのアドレシングと外部メモリのアドレシング
に相関関係があるので、例えば図３（ａ）のようなフォ
ーマットで内部メモリをアドレシングした場合には、同
様に図３（ａ）のようなフォーマットで外部メモリをア
ドレシングを行う。しかし、必ずしも入出力のアドレシ
ングの形を統一する必要はなく、例えば、ＤＭＡ転送に
より入力する外部メモリのアドレシングを図３（ｂ）の
ようにとびとびに行い、入力したデータを図３（ａ）の
ように１ライン内は連続したアドレシングになるように
ブロック状の形で順次内部メモリへ出力するようにして
もよく、入力側のアドレシングと出力側のアドレシング
の関係によって限定するものではない。
サ内メモリのアドレシングと外部メモリのアドレシング
に相関関係があるので、例えば図３（ａ）のようなフォ
ーマットで内部メモリをアドレシングした場合には、同
様に図３（ａ）のようなフォーマットで外部メモリをア
ドレシングを行う。しかし、必ずしも入出力のアドレシ
ングの形を統一する必要はなく、例えば、ＤＭＡ転送に
より入力する外部メモリのアドレシングを図３（ｂ）の
ようにとびとびに行い、入力したデータを図３（ａ）の
ように１ライン内は連続したアドレシングになるように
ブロック状の形で順次内部メモリへ出力するようにして
もよく、入力側のアドレシングと出力側のアドレシング
の関係によって限定するものではない。
【００２２】
【発明の効果】以上のように、この発明によれば、マイ
クロプロセッサ内部のＤＭＡコントローラを、プログラ
ムからのパラメータを記憶し、このパラメータに基づい
て転送元アドレスおよび転送先アドレスを演算する構成
にしたので、一度のパラメータ設定でブロックデータの
サブサンプリングを行いＤＭＡ転送が可能となる。
クロプロセッサ内部のＤＭＡコントローラを、プログラ
ムからのパラメータを記憶し、このパラメータに基づい
て転送元アドレスおよび転送先アドレスを演算する構成
にしたので、一度のパラメータ設定でブロックデータの
サブサンプリングを行いＤＭＡ転送が可能となる。
【図１】この発明の実施例１のマイクロプロセッサを示
すブロック図である。
すブロック図である。
【図２】この発明の実施例１におけるＤＭＡＣの構成を
示すブロック図である。
示すブロック図である。
【図３】この発明の実施例１におけるアクセスするメモ
リ上の画素配置を示す図である。
リ上の画素配置を示す図である。
【図４】従来のマイクロプロセッサの構成を示す図であ
る。
る。
１ この発明のマイクロプロセッサ
２０ 外部データメモリ
１００ 実行ユニット
１１０，１２０ 内部データメモリ
１３０，１４０，１５０ バス
１６０，１７０ ＤＭＡ−バス
１８０ ＤＭＡコントローラ
１８１ａ〜１８１ｄ アドレスをラッチする記憶回路
１８２ スキップ数をラッチする記憶回路１８３
ブロック幅をラッチする記憶回路１８４，１８５ ア
ドレスインデックス値をラッチする記憶回路 １８６ 転送ワード数をラッチする記憶回路１８７
アドレス演算回路 ２００ ソース０ピクチャフレーム ２１０ ソース１ピクチャフレーム
１８２ スキップ数をラッチする記憶回路１８３
ブロック幅をラッチする記憶回路１８４，１８５ ア
ドレスインデックス値をラッチする記憶回路 １８６ 転送ワード数をラッチする記憶回路１８７
アドレス演算回路 ２００ ソース０ピクチャフレーム ２１０ ソース１ピクチャフレーム
Claims (1)
- 【請求項１】 メモリ間のデータ転送を行うプロセッ
サのダイレクトメモリアクセス制御装置において、供給
される初期アドレスとアドレスを演算するためのパラメ
ータとを記憶する記憶回路と、前記記憶回路の内容にも
とづいて転送元メモリへアクセスするアドレスと転送先
メモリへアクセスするアドレスを演算出力し、演算され
たアドレスで前記記憶回路に記憶されているアドレスを
更新するアドレス演算回路と、を設けた個とを特徴とす
るプロセッサのダイレクトメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458491A JPH04333951A (ja) | 1991-05-10 | 1991-05-10 | プロセッサのダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458491A JPH04333951A (ja) | 1991-05-10 | 1991-05-10 | プロセッサのダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333951A true JPH04333951A (ja) | 1992-11-20 |
Family
ID=14384488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10458491A Pending JPH04333951A (ja) | 1991-05-10 | 1991-05-10 | プロセッサのダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962611A (ja) * | 1995-08-30 | 1997-03-07 | Nec Ic Microcomput Syst Ltd | データ転送制御装置 |
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148563A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | デ−タ転送方式およびデ−タ転送制御装置 |
-
1991
- 1991-05-10 JP JP10458491A patent/JPH04333951A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148563A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | デ−タ転送方式およびデ−タ転送制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962611A (ja) * | 1995-08-30 | 1997-03-07 | Nec Ic Microcomput Syst Ltd | データ転送制御装置 |
| US6629160B1 (en) | 1999-06-16 | 2003-09-30 | Nec Electronics Corporation | Direct memory access controller |
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