JPH04334061A - 薄膜トランジスタマトリックス及びその製造方法 - Google Patents
薄膜トランジスタマトリックス及びその製造方法Info
- Publication number
- JPH04334061A JPH04334061A JP3102996A JP10299691A JPH04334061A JP H04334061 A JPH04334061 A JP H04334061A JP 3102996 A JP3102996 A JP 3102996A JP 10299691 A JP10299691 A JP 10299691A JP H04334061 A JPH04334061 A JP H04334061A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- transparent insulating
- bus lines
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックス及びその製造方法に関する。近年，液晶ディスプ
レイ（ＬＣＤ），エレクトロルミネッセンス等の駆動素
子として，薄膜トランジスタ（ＴＦＴ）マトリックスが
使用されるようになった。このようなＴＦＴマトリック
スにおいては，数十万箇のＴＦＴが含まれ，製造の容易
性，製造歩留りの向上が強く要望されている。
ックス及びその製造方法に関する。近年，液晶ディスプ
レイ（ＬＣＤ），エレクトロルミネッセンス等の駆動素
子として，薄膜トランジスタ（ＴＦＴ）マトリックスが
使用されるようになった。このようなＴＦＴマトリック
スにおいては，数十万箇のＴＦＴが含まれ，製造の容易
性，製造歩留りの向上が強く要望されている。
【０００２】
【従来の技術】図４は従来のスタガー型ＴＦＴマトリッ
クスの平面図，図５（ａ）， （ｂ）は従来のスタガー
型ＴＦＴマトリックスのＡ−Ａ断面図，Ｂ−Ｂ断面図で
あり，１はガラス基板，２はＣｒ膜，３はＳｉＯ２ 層
，６はデータバスライン，７はドレイン電極，８はソー
ス電極，９はコンタクト層，１０は動作半導体層， １
１， １２はゲート絶縁層，１３はゲート電極，１４は
ゲートバスラインを表す。
クスの平面図，図５（ａ）， （ｂ）は従来のスタガー
型ＴＦＴマトリックスのＡ−Ａ断面図，Ｂ−Ｂ断面図で
あり，１はガラス基板，２はＣｒ膜，３はＳｉＯ２ 層
，６はデータバスライン，７はドレイン電極，８はソー
ス電極，９はコンタクト層，１０は動作半導体層， １
１， １２はゲート絶縁層，１３はゲート電極，１４は
ゲートバスラインを表す。
【０００３】以下，これらの図を参照しながら従来例に
ついて説明する。まず，ガラス板等の透明絶縁性基板１
にＣｒ膜を堆積し，それをパターニングして遮光膜２を
形成する。
ついて説明する。まず，ガラス板等の透明絶縁性基板１
にＣｒ膜を堆積し，それをパターニングして遮光膜２を
形成する。
【０００４】全面に遮光膜２の絶縁層としてＳｉＯ２
層３を形成した後，ＩＴＯ層およびｎ＋ 型ａ−Ｓｉ層
を堆積する。そのＩＴＯ層およびｎ＋ 型ａ−Ｓｉ層を
パターニングして，ドレイン電極７，ソース電極８，画
素電極１５を形成する。
層３を形成した後，ＩＴＯ層およびｎ＋ 型ａ−Ｓｉ層
を堆積する。そのＩＴＯ層およびｎ＋ 型ａ−Ｓｉ層を
パターニングして，ドレイン電極７，ソース電極８，画
素電極１５を形成する。
【０００５】全面を覆うｉ型ａ−Ｓｉ層，ＳｉＮｘ 層
を連続堆積し，それらとｎ＋ 型ａ−Ｓｉ層を一括パタ
ーニングしてコンタクト層９，動作半導体層１０，ゲー
ト絶縁層１１を形成する。
を連続堆積し，それらとｎ＋ 型ａ−Ｓｉ層を一括パタ
ーニングしてコンタクト層９，動作半導体層１０，ゲー
ト絶縁層１１を形成する。
【０００６】その後，大画面ではＩＴＯ層だけではバス
ライン抵抗が高過ぎるので，Ａｌ等の金属を堆積し，そ
れをパターニングして，ドレイン電極７に接続する抵抗
の低いデータバスライン６を形成する。この場合，Ａｌ
の膜厚はバスラインの幅にもよるが６０００Å程度が必
要とされる。
ライン抵抗が高過ぎるので，Ａｌ等の金属を堆積し，そ
れをパターニングして，ドレイン電極７に接続する抵抗
の低いデータバスライン６を形成する。この場合，Ａｌ
の膜厚はバスラインの幅にもよるが６０００Å程度が必
要とされる。
【０００７】ゲートバスライン，データバスライン間の
絶縁層としてゲート絶縁層を兼ねるＳｉＮｘ 層１２を
形成した後，全面にＡｌ等の金属を堆積し，それをパタ
ーニングして，ゲート電極１３及びそれに接続するゲー
トバスライン１４を形成する。
絶縁層としてゲート絶縁層を兼ねるＳｉＮｘ 層１２を
形成した後，全面にＡｌ等の金属を堆積し，それをパタ
ーニングして，ゲート電極１３及びそれに接続するゲー
トバスライン１４を形成する。
【０００８】このようにしてＴＦＴマトリックスを完成
するが，この従来の構造には次のような問題点がある。 即ち，データバスライン６のＡｌ膜厚は６０００Å程度
が必要であり，その上のＳｉＮｘ 層１２は厚過ぎると
ＴＦＴ特性を悪化させるので，せいぜい３０００Å程度
に限定され，そのため，データバスライン６とゲートバ
スライン１４間に短絡の生じたり，ゲートバスライン１
４がデータバスライン６との段差部で断線を生じるとい
った問題がある。
するが，この従来の構造には次のような問題点がある。 即ち，データバスライン６のＡｌ膜厚は６０００Å程度
が必要であり，その上のＳｉＮｘ 層１２は厚過ぎると
ＴＦＴ特性を悪化させるので，せいぜい３０００Å程度
に限定され，そのため，データバスライン６とゲートバ
スライン１４間に短絡の生じたり，ゲートバスライン１
４がデータバスライン６との段差部で断線を生じるとい
った問題がある。
【０００９】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，データバスライン６とゲートバスライン１４間に
短絡の生じたり，ゲートバスライン１４がデータバスラ
イン６との段差部で断線を生じたりすることのない構造
のＴＦＴマトリックスの構造及びその製造方法を提供す
ることを目的とする。
鑑み，データバスライン６とゲートバスライン１４間に
短絡の生じたり，ゲートバスライン１４がデータバスラ
イン６との段差部で断線を生じたりすることのない構造
のＴＦＴマトリックスの構造及びその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】図１（ａ）， （ｂ）は
実施例のＴＦＴマトリックスの断面図，図２（ａ） 〜
（ｆ） は実施例を示す工程順断面図， 図３（ａ），
（ｂ）はデータバスラインの平坦化処理を説明するた
めの断面図である。
実施例のＴＦＴマトリックスの断面図，図２（ａ） 〜
（ｆ） は実施例を示す工程順断面図， 図３（ａ），
（ｂ）はデータバスラインの平坦化処理を説明するた
めの断面図である。
【００１１】上記課題は，透明絶縁性基板１と， 該透
明絶縁性基板１を覆う透明絶縁層３と， 該透明絶縁層
３に表面の高さが該透明絶縁層３表面の高さとほぼ等し
くなるように埋め込まれた複数の平行なデータバスライ
ン６と， 該透明絶縁層３上に順次積層されたソース・
ドレイン電極７，８，動作半導体層１０，ゲート絶縁層
１１， １２，ゲート電極１３と， 絶縁層１２を介し
て該複数の平行なデータバスライン６と直交する複数の
平行なゲートバスライン１４を有することを特徴とする
薄膜トランジスタマトリックスによって解決される。
明絶縁性基板１を覆う透明絶縁層３と， 該透明絶縁層
３に表面の高さが該透明絶縁層３表面の高さとほぼ等し
くなるように埋め込まれた複数の平行なデータバスライ
ン６と， 該透明絶縁層３上に順次積層されたソース・
ドレイン電極７，８，動作半導体層１０，ゲート絶縁層
１１， １２，ゲート電極１３と， 絶縁層１２を介し
て該複数の平行なデータバスライン６と直交する複数の
平行なゲートバスライン１４を有することを特徴とする
薄膜トランジスタマトリックスによって解決される。
【００１２】また，透明絶縁性基板１上に透明絶縁層３
を形成する第１の工程と，該透明絶縁層３上に複数の平
行な溝を有するマスク４を用いて該透明絶縁層３をエッ
チングし，該透明絶縁層３に開孔５を形成した後，該開
孔５を金属層で埋め込んで，表面の高さが該透明絶縁層
３表面の高さとほぼ等しい複数の平行なデータバスライ
ン６を形成する第２の工程と，全面に透明導電体を被着
した後それをパターニングして，ドレイン電極７及びソ
ース電極８を形成する第３の工程と，全面に半導体層を
堆積した後それをパターニングして，該ドレイン電極７
及び該ソース電極８間の該透明絶縁層３上から両側の該
ドレイン電極７及び該ソース電極８上に展延する動作半
導体層１０を形成する第４の工程と，該動作半導体層１
０を覆い全面に展延するゲート絶縁層１２を形成する第
５の工程と， 該ゲート絶縁層１２上に金属層を堆積し
た後それをパターニングして，該動作半導体層１０上に
ゲート電極１３及び該ゲート電極１３に接続しかつ該複
数の平行なデータバスライン６と該ゲート絶縁層１２を
介して直交する複数の平行なゲートバスライン１４を形
成する第６の工程を有し，該第１の工程乃至該第６の工
程をこの順序で行う薄膜トランジスタマトリックスの製
造方法によって解決される。
を形成する第１の工程と，該透明絶縁層３上に複数の平
行な溝を有するマスク４を用いて該透明絶縁層３をエッ
チングし，該透明絶縁層３に開孔５を形成した後，該開
孔５を金属層で埋め込んで，表面の高さが該透明絶縁層
３表面の高さとほぼ等しい複数の平行なデータバスライ
ン６を形成する第２の工程と，全面に透明導電体を被着
した後それをパターニングして，ドレイン電極７及びソ
ース電極８を形成する第３の工程と，全面に半導体層を
堆積した後それをパターニングして，該ドレイン電極７
及び該ソース電極８間の該透明絶縁層３上から両側の該
ドレイン電極７及び該ソース電極８上に展延する動作半
導体層１０を形成する第４の工程と，該動作半導体層１
０を覆い全面に展延するゲート絶縁層１２を形成する第
５の工程と， 該ゲート絶縁層１２上に金属層を堆積し
た後それをパターニングして，該動作半導体層１０上に
ゲート電極１３及び該ゲート電極１３に接続しかつ該複
数の平行なデータバスライン６と該ゲート絶縁層１２を
介して直交する複数の平行なゲートバスライン１４を形
成する第６の工程を有し，該第１の工程乃至該第６の工
程をこの順序で行う薄膜トランジスタマトリックスの製
造方法によって解決される。
【００１３】また，該透明絶縁層３上に複数の平行な溝
を有するマスク４を用いて該透明絶縁層３をエッチング
し，該透明絶縁層３に開孔５を形成した後，該開孔５を
埋め込む金属層表面の高さが該透明絶縁層３表面の高さ
とほぼ等しくなるように全面に金属層を堆積し，該マス
ク４上の該金属層を該マスク４とともに除去し，該開孔
５周縁部に生じた該金属層のバリ６ａを光を照射するこ
とにより溶融してなだらかにし，該透明絶縁層３に埋め
込まれた複数の平行なデータバスライン６を形成する第
２の工程を有する薄膜トランジスタマトリックスの製造
方法によって解決される。
を有するマスク４を用いて該透明絶縁層３をエッチング
し，該透明絶縁層３に開孔５を形成した後，該開孔５を
埋め込む金属層表面の高さが該透明絶縁層３表面の高さ
とほぼ等しくなるように全面に金属層を堆積し，該マス
ク４上の該金属層を該マスク４とともに除去し，該開孔
５周縁部に生じた該金属層のバリ６ａを光を照射するこ
とにより溶融してなだらかにし，該透明絶縁層３に埋め
込まれた複数の平行なデータバスライン６を形成する第
２の工程を有する薄膜トランジスタマトリックスの製造
方法によって解決される。
【００１４】
【作用】本発明によれば，データバスライン６は透明絶
縁層３に埋め込まれ，その表面の高さは透明絶縁層３表
面の高さとほぼ等しくなるので，その上にゲート絶縁層
１２を介して直交するゲートバスライン１４は平坦に形
成され，ゲートバスライン１４とデータバスライン６の
短絡やゲートバスライン１４の断線の生じることがない
。したがって，ＴＦＴマトリックスの製造歩留りが高く
なる。
縁層３に埋め込まれ，その表面の高さは透明絶縁層３表
面の高さとほぼ等しくなるので，その上にゲート絶縁層
１２を介して直交するゲートバスライン１４は平坦に形
成され，ゲートバスライン１４とデータバスライン６の
短絡やゲートバスライン１４の断線の生じることがない
。したがって，ＴＦＴマトリックスの製造歩留りが高く
なる。
【００１５】
【実施例】図２（ａ） 〜（ｆ） は実施例を示す工程
順断面図で，図４のＡ−Ａ断面に相当するＡ−Ａ断面図
を示している。以下，これらの図を参照しながら，本発
明の実施例について説明する。
順断面図で，図４のＡ−Ａ断面に相当するＡ−Ａ断面図
を示している。以下，これらの図を参照しながら，本発
明の実施例について説明する。
【００１６】図２（ａ） 参照
透明絶縁性基板としてガラス基板１上にＣｒ膜２をスパ
ッタ法により１０００Åの厚さに堆積し，それを動作半
導体層とデータバスラインの下部に残すようにパターニ
グする。動作半導体層下部のＣｒ膜２は遮光膜となり，
データバスライン下部のＣｒ膜２はエッチングストッパ
となる。
ッタ法により１０００Åの厚さに堆積し，それを動作半
導体層とデータバスラインの下部に残すようにパターニ
グする。動作半導体層下部のＣｒ膜２は遮光膜となり，
データバスライン下部のＣｒ膜２はエッチングストッパ
となる。
【００１７】図２（ｂ） 参照
全面に透明絶縁層としてＳｉＯ２ 層３を，プラズマＣ
ＶＤ法により６０００Åの厚さに堆積し，その上にレジ
ストを塗布し，データバスライン形成部に複数の平行な
溝を開口するレジストマスク４を形成する。レジストマ
スク４をマスクにしてフッ酸系エッチング液を用いてＳ
ｉＯ２ 層３をエッチングし，開孔５を形成する，この
時，Ｃｒ膜２はエッチングストッパとなる。
ＶＤ法により６０００Åの厚さに堆積し，その上にレジ
ストを塗布し，データバスライン形成部に複数の平行な
溝を開口するレジストマスク４を形成する。レジストマ
スク４をマスクにしてフッ酸系エッチング液を用いてＳ
ｉＯ２ 層３をエッチングし，開孔５を形成する，この
時，Ｃｒ膜２はエッチングストッパとなる。
【００１８】図２（ｃ） 参照
スパッタ法により，全面にデータバスライン形成用金属
としてＡｌを堆積し，開孔５を埋め込む。レジストマス
ク４上にもＡｌが堆積する。レジストマスク４を剥離し
，その上のＡｌも同時にリフトオフすることにより，Ｓ
ｉＯ２ 層３に埋め込まれたデータバスライン６を形成
する。この時，データバスライン６の高さはＳｉＯ２
層３表面の高さにほぼ等しくなる。
としてＡｌを堆積し，開孔５を埋め込む。レジストマス
ク４上にもＡｌが堆積する。レジストマスク４を剥離し
，その上のＡｌも同時にリフトオフすることにより，Ｓ
ｉＯ２ 層３に埋め込まれたデータバスライン６を形成
する。この時，データバスライン６の高さはＳｉＯ２
層３表面の高さにほぼ等しくなる。
【００１９】図２（ｄ） 参照
スパッタ法により，全面にソース・ドレイン用金属とし
てＩＴＯ等の透明導電体を５００ Åの厚さに堆積し，
つづいてｎ＋ ａ−Ｓｉを５００ Åの厚さに堆積す
る。ＩＴＯ層とｎ＋ ａ−Ｓｉをレジストマスクを用い
てエッチングし，ＩＴＯのドレイン電極７及びソース電
極８，さらにそれらの上にｎ＋ ａ−Ｓｉのコンタクト
層９を形成する。ドレイン電極７はデータバスライン６
に電気的に接続するように形成する。
てＩＴＯ等の透明導電体を５００ Åの厚さに堆積し，
つづいてｎ＋ ａ−Ｓｉを５００ Åの厚さに堆積す
る。ＩＴＯ層とｎ＋ ａ−Ｓｉをレジストマスクを用い
てエッチングし，ＩＴＯのドレイン電極７及びソース電
極８，さらにそれらの上にｎ＋ ａ−Ｓｉのコンタクト
層９を形成する。ドレイン電極７はデータバスライン６
に電気的に接続するように形成する。
【００２０】図２（ｅ） 参照
プラズマＣＶＤ法により，厚さ５００ Åのａ−Ｓｉ層
，厚さ５００ ÅのＳｉＮｘ 層を連続堆積する。その
上にレジストを塗布し，それをパターニングしてレジス
トマスクを形成し，そのレジストマスクをマスクにして
ＣＦ４ 系のエッチングガスを用いてＳｉＮｘ 層，ａ
−Ｓｉ層，ｎ＋ ａ−Ｓｉ層をエッチングし，ゲート絶
縁層１１， 動作半導体層１０， コンタクト層９を形
成する。このようにして，ＴＦＴの素子分離を行う。
，厚さ５００ ÅのＳｉＮｘ 層を連続堆積する。その
上にレジストを塗布し，それをパターニングしてレジス
トマスクを形成し，そのレジストマスクをマスクにして
ＣＦ４ 系のエッチングガスを用いてＳｉＮｘ 層，ａ
−Ｓｉ層，ｎ＋ ａ−Ｓｉ層をエッチングし，ゲート絶
縁層１１， 動作半導体層１０， コンタクト層９を形
成する。このようにして，ＴＦＴの素子分離を行う。
【００２１】図２（ｆ） 参照
プラズマＣＶＤ法により，全面に厚さ２５００ÅのＳｉ
Ｎｘ 層を堆積し，ゲート絶縁層１２を形成する。この
ゲート絶縁層１２はデータバスライン６とゲートバスラ
インの交差部の層間絶縁層も兼ねる。
Ｎｘ 層を堆積し，ゲート絶縁層１２を形成する。この
ゲート絶縁層１２はデータバスライン６とゲートバスラ
インの交差部の層間絶縁層も兼ねる。
【００２２】その後，スパッタ法により，全面にＡｌを
６０００Åの厚さに堆積し，それをパターニングして動
作半導体層１０の上部にゲート電極１３， 及びゲート
電極１３に接続しゲート絶縁層１２を介してデータバス
ライン６と直交する複数の平行なゲートバスライン１４
を形成する。
６０００Åの厚さに堆積し，それをパターニングして動
作半導体層１０の上部にゲート電極１３， 及びゲート
電極１３に接続しゲート絶縁層１２を介してデータバス
ライン６と直交する複数の平行なゲートバスライン１４
を形成する。
【００２３】図１（ａ）， （ｂ）はこのようにして完
成したＴＦＴマトリックスの断面図であり，（ａ） は
素子を含むＡ−Ａ断面図，（ｂ）はデータバスライン６
とゲートバスライン１４の交差部を含むＢ−Ｂ断面図で
ある。
成したＴＦＴマトリックスの断面図であり，（ａ） は
素子を含むＡ−Ａ断面図，（ｂ）はデータバスライン６
とゲートバスライン１４の交差部を含むＢ−Ｂ断面図で
ある。
【００２４】図１（ｂ） に見るように，データバスラ
イン６の表面はＳｉＯ２ 膜３の表面と等しい高さに形
成されるので，ゲートバスライン１４はデータバスライ
ン６との交差部においても平坦に形成され，交差部でデ
ータバスライン６と短絡したり，断線したりすることは
ない。
イン６の表面はＳｉＯ２ 膜３の表面と等しい高さに形
成されるので，ゲートバスライン１４はデータバスライ
ン６との交差部においても平坦に形成され，交差部でデ
ータバスライン６と短絡したり，断線したりすることは
ない。
【００２５】製造の途中において，スパッタ法により，
全面にデータバスライン形成用Ａｌを堆積し，開孔５を
埋め込み，レジストマスク４上のＡｌをリフトオフした
時，レジストマスク４の形状やＡｌの成膜条件によって
は完全には平坦化されず，開孔５の周縁部にＡｌのバリ
を生じることがある。
全面にデータバスライン形成用Ａｌを堆積し，開孔５を
埋め込み，レジストマスク４上のＡｌをリフトオフした
時，レジストマスク４の形状やＡｌの成膜条件によって
は完全には平坦化されず，開孔５の周縁部にＡｌのバリ
を生じることがある。
【００２６】図３（ａ）， （ｂ）はその際のデータバ
スラインの平坦化処理を説明するための図である。図３
（ａ） はＡｌのバリ６ａの生じた状態を示し，（ｂ）
はそれに対してレーザ光を照射してＡｌのバリ６ａを
溶融してリフローさせ，角をなだらかにしてほぼ平坦化
した状態を示す。
スラインの平坦化処理を説明するための図である。図３
（ａ） はＡｌのバリ６ａの生じた状態を示し，（ｂ）
はそれに対してレーザ光を照射してＡｌのバリ６ａを
溶融してリフローさせ，角をなだらかにしてほぼ平坦化
した状態を示す。
【００２７】透明絶縁性基板３として軟化点がＡｌの融
点（６６０℃）より低いガラス基板を用いる時は，ガラ
ス基板を軟化点以下に保持するために瞬間的に光を照射
し，不透明なＡｌ部分にのみ光を吸収させ，Ａｌのバリ
６ａのリフローを行うようにする。光源としてレーザ，
ハロゲンランプ等を使用することができる。また，この
平坦化処理はソース・ドレイン電極が透明であれば，ソ
ース・ドレイン電極形成後でも行うことができる。
点（６６０℃）より低いガラス基板を用いる時は，ガラ
ス基板を軟化点以下に保持するために瞬間的に光を照射
し，不透明なＡｌ部分にのみ光を吸収させ，Ａｌのバリ
６ａのリフローを行うようにする。光源としてレーザ，
ハロゲンランプ等を使用することができる。また，この
平坦化処理はソース・ドレイン電極が透明であれば，ソ
ース・ドレイン電極形成後でも行うことができる。
【００２８】
【発明の効果】以上説明したように，本発明によればデ
ータバスライン６の表面の高さが絶縁層３の表面の高さ
とほぼ等しいから，ゲートバスライン１４はデータバス
ライン６との交差部においても絶縁層１２を介して平坦
に形成され，交差部でデータバスライン６と短絡したり
，断線したりすることはない。
ータバスライン６の表面の高さが絶縁層３の表面の高さ
とほぼ等しいから，ゲートバスライン１４はデータバス
ライン６との交差部においても絶縁層１２を介して平坦
に形成され，交差部でデータバスライン６と短絡したり
，断線したりすることはない。
【００２９】本発明はＴＦＴマトリックスの製造歩留り
を向上する効果を奏し，液晶ディスプレイパネルの歩留
り向上に寄与するものである。
を向上する効果を奏し，液晶ディスプレイパネルの歩留
り向上に寄与するものである。
【図１】実施例のＴＦＴマトリックスの断面図であり，
（ａ） はＡ−Ａ断面図，（ｂ） はＢ−Ｂ断面図であ
る。
（ａ） はＡ−Ａ断面図，（ｂ） はＢ−Ｂ断面図であ
る。
【図２】（ａ） 〜 （ｆ）は実施例を示す工程順断面
図である。
図である。
【図３】（ａ）， （ｂ）はデータバスラインの平坦化
処理を説明するための断面図である。
処理を説明するための断面図である。
【図４】従来のスタガー型ＴＦＴマトリックスの平面図
である。
である。
【図５】従来のスタガー型ＴＦＴマトリックスの断面図
であり，（ａ） はＡ−Ａ断面図，（ｂ） はＢ−Ｂ断
面図である。
であり，（ａ） はＡ−Ａ断面図，（ｂ） はＢ−Ｂ断
面図である。
１は透明絶縁性基板であってガラス基板２は遮光膜であ
りエッチングストッパであってＣｒ膜３は透明絶縁層で
あってＳｉＯ２ 層 ４はマスクであってレジストマスク ５は開孔 ６はデータバスライン ６ａはバリであってＡｌのバリ ７はドレイン電極であってＩＴＯ層 ８はソース電極であってＩＴＯ層 ９はコンタクト層であってｎ＋ ａ−Ｓｉ層１０は動作
半導体層であってａ−Ｓｉ層１１はゲート絶縁層であっ
てＳｉＮｘ 層１２は絶縁層でありゲート絶縁層であっ
てＳｉＮｘ 層１３はゲート電極 １４はゲートバスライン １５は画素電極
りエッチングストッパであってＣｒ膜３は透明絶縁層で
あってＳｉＯ２ 層 ４はマスクであってレジストマスク ５は開孔 ６はデータバスライン ６ａはバリであってＡｌのバリ ７はドレイン電極であってＩＴＯ層 ８はソース電極であってＩＴＯ層 ９はコンタクト層であってｎ＋ ａ−Ｓｉ層１０は動作
半導体層であってａ−Ｓｉ層１１はゲート絶縁層であっ
てＳｉＮｘ 層１２は絶縁層でありゲート絶縁層であっ
てＳｉＮｘ 層１３はゲート電極 １４はゲートバスライン １５は画素電極
Claims (3)
- 【請求項１】 透明絶縁性基板（１） と，該透明絶
縁性基板（１）を覆う透明絶縁層（３） と，該透明絶
縁層（３） に表面の高さが該透明絶縁層（３） 表面
の高さとほぼ等しくなるように埋め込まれた複数の平行
なデータバスライン（６） と，該透明絶縁層（３）
上に順次積層されたソース・ドレイン電極（７， ８）
，動作半導体層（１０），ゲート絶縁層（１１， １２
），ゲート電極（１３）と，絶縁層（１２）を介して該
複数の平行なデータバスライン（６） と直交する複数
の平行なゲートバスライン（１４）を有することを特徴
とする薄膜トランジスタマトリックス。 - 【請求項２】 透明絶縁性基板（１） 上に透明絶縁
層（３） を形成する第１の工程と，該透明絶縁層（３
） 上に複数の平行な溝を有するマスク（４） を用い
て該透明絶縁層（３） をエッチングし，該透明絶縁層
（３） に開孔（５） を形成した後，該開孔（５）を
金属層で埋め込んで，表面の高さが該透明絶縁層（３）
表面の高さとほぼ等しい複数の平行なデータバスライ
ン（６） を形成する第２の工程と，全面に透明導電体
を被着した後それをパターニングして，ドレイン電極（
７） 及びソース電極（８） を形成する第３の工程と
，全面に半導体層を堆積した後それをパターニングして
，該ドレイン電極（７） 及び該ソース電極（８） 間
の該透明絶縁層（３） 上から両側の該ドレイン電極（
７） 及び該ソース電極（８） 上に展延する動作半導
体層（１０）を形成する第４の工程と，該動作半導体層
（１０）を覆い全面に展延するゲート絶縁層（１２）を
形成する第５の工程と，該ゲート絶縁層（１２）上に金
属層を堆積した後それをパターニングして，該動作半導
体層（１０）上にゲート電極（１３）及び該ゲート電極
（１３）に接続しかつ該複数の平行なデータバスライン
（６） と該ゲート絶縁層（１２）を介して直交する複
数の平行なゲートバスライン（１４）を形成する第６の
工程を有し，該第１の工程乃至該第６の工程をこの順序
で行うことを特徴とする薄膜トランジスタマトリックス
の製造方法。 - 【請求項３】 該透明絶縁層（３） 上に複数の平行
な溝を有するマスク（４） を用いて該透明絶縁層（３
） をエッチングし，該透明絶縁層（３） に開孔（５
） を形成した後，該開孔（５） を埋め込む金属層表
面の高さが該透明絶縁層（３） 表面の高さとほぼ等し
くなるように全面に金属層を堆積し，該マスク（４）
上の該金属層を該マスク（４） とともに除去し，該開
孔（５） 周縁部に生じた該金属層のバリ（６ａ）を光
を照射することにより溶融してなだらかにし，該透明絶
縁層（３）に埋め込まれた複数の平行なデータバスライ
ン（６） を形成する第２の工程を有することを特徴と
する請求項２記載の薄膜トランジスタマトリックスの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102996A JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102996A JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334061A true JPH04334061A (ja) | 1992-11-20 |
| JP2850564B2 JP2850564B2 (ja) | 1999-01-27 |
Family
ID=14342302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102996A Expired - Lifetime JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850564B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| WO2005057530A1 (ja) * | 2003-11-28 | 2005-06-23 | Zeon Corporation | 薄膜トランジスタ集積回路装置、アクティブマトリクス表示装置及びそれらの製造方法 |
| JP2006253674A (ja) * | 2005-03-09 | 2006-09-21 | Samsung Electronics Co Ltd | 有機薄膜トランジスタ表示板及びその製造方法 |
| US9515191B2 (en) | 2013-06-07 | 2016-12-06 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Thin-film field effect transistor, driving method thereof, array substrate, display device, and electronic product |
-
1991
- 1991-05-09 JP JP3102996A patent/JP2850564B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| WO2005057530A1 (ja) * | 2003-11-28 | 2005-06-23 | Zeon Corporation | 薄膜トランジスタ集積回路装置、アクティブマトリクス表示装置及びそれらの製造方法 |
| JPWO2005057530A1 (ja) * | 2003-11-28 | 2007-12-13 | 大見 忠弘 | 薄膜トランジスタ集積回路装置、アクティブマトリクス表示装置及びそれらの製造方法 |
| US8064003B2 (en) | 2003-11-28 | 2011-11-22 | Tadahiro Ohmi | Thin film transistor integrated circuit device, active matrix display device, and manufacturing methods of the same |
| JP2006253674A (ja) * | 2005-03-09 | 2006-09-21 | Samsung Electronics Co Ltd | 有機薄膜トランジスタ表示板及びその製造方法 |
| US9515191B2 (en) | 2013-06-07 | 2016-12-06 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Thin-film field effect transistor, driving method thereof, array substrate, display device, and electronic product |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850564B2 (ja) | 1999-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7033951B2 (en) | Process for forming pattern and method for producing liquid crystal display apparatus | |
| CN100378547C (zh) | 垂直排列模式的液晶显示装置 | |
| KR100264112B1 (ko) | 액티브 매트릭스 기판 및 그 제조 방법 | |
| JP2001194688A (ja) | 液晶表示装置用薄膜トランジスタ基板 | |
| US6476881B2 (en) | Liquid crystal display device and defect repairing method therefor | |
| JPH06258670A (ja) | 液晶表示装置及びその製造方法 | |
| CN100397660C (zh) | 利用多晶硅的薄膜晶体管制造方法 | |
| JP3600112B2 (ja) | 液晶表示装置の製造方法 | |
| JPH04334061A (ja) | 薄膜トランジスタマトリックス及びその製造方法 | |
| KR20070002388A (ko) | 리프트 오프를 이용한 패턴 형성 방법과 이를 이용한액정표시장치용 어레이 기판의 제조방법 | |
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JPH03249735A (ja) | 薄膜トランジスタの製造方法 | |
| KR101030968B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR100192507B1 (ko) | 티에프티-엘씨디의 구조 및 제조방법 | |
| JP2715521B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| US7006166B2 (en) | Liquid crystal display having a member for preventing electrical shorting | |
| JP2000029066A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
| KR19990030877A (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 제조 방법 | |
| US6462793B1 (en) | Liquid crystal display device and method of fabricating the same | |
| JPH06252171A (ja) | アクティブマトリクスパネルの製造方法 | |
| JP4077590B2 (ja) | 薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置 | |
| JPH02210872A (ja) | Ｔｆｔパネルおよびその製造方法 | |
| KR100242946B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100525437B1 (ko) | 액정표시소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981013 |