JPH04335536A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、接合型電界効果トランジスタ（ＪＦＥＴ）を備えた
半導体装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ビデオカメラの初段の増幅（プリアンプ
）用デバイスとして、広帯域低雑音特性に優れたＪＦＥ
Ｔが使用される。図７（断面図）に示すように、ｎチャ
ネル型のＪＦＥＴは半導体基体１に搭載される。

【０００３】前記半導体基体１は単結晶珪素からなるｐ
型半導体基板２及びこのｐ型半導体基板２の主面上に成
長したｎ型エピタキシャル層３で構成される。

【０００４】前記ｎチャネル型のＪＦＥＴは下側ゲート
領域、上側ゲート領域、チャネル領域、ソース領域及び
ドレイン領域を主体に構成される。下側ゲート領域は半
導体基体１のｐ型半導体基板２で構成され、チャネル領
域はｎ型エピタキシャル層３で構成される。

【０００５】上側ゲート領域は、ｎ型エピタキシャル層
３の周辺領域に形成されるアイソレーション領域で周囲
を囲まれた領域内において、チャネル領域（ｎ型エピタ
キシャル層３）の主面部に構成される。この上側ゲート
領域は、ｐ型半導体領域５で構成され、周辺領域のアイ
ソレーション領域を介在し、下側ゲート領域であるｐ型
半導体基板２に電気的に接続される。前記アイソレーシ
ョン領域はｐ型半導体領域４で構成される。

【０００６】ソース領域、ドレイン領域の夫々は、前記
アイソレーション領域で周囲を囲まれた領域内において
、チャネル領域の主面部の上側ゲート領域の両側に夫々
構成される。このソース領域、ドレイン領域の夫々は、
ｎ型半導体領域６で構成され、配線１０との間でオーミ
ック接続を行う目的で、チャネル領域に比べて高い不純
物濃度で構成される。ソース領域の表面にはソース配線
１０が接続され、ドレイン領域の表面にはドレイン配線
１０が接続される。ソース配線１０、ドレイン配線１０
の夫々は、絶縁膜７上に形成され、この絶縁膜７に形成
された接続孔９を通してソース領域、ドレイン領域の夫
々に接続される。ソース配線１０、ドレイン配線１０の
夫々は例えばアルミニウム合金膜で構成される。

【０００７】なお、この種のＪＦＥＴについては、例え
ば、電気学会発行、「電子デバイス」、昭和５３年８月
１日発行、第１８５頁乃至第１８７頁に記載されている
。

【０００８】

【発明が解決しようとする課題】前述のビデオカメラの
初段の増幅用デバイスとして使用されるＪＦＥＴは、入
力容量（Ｃｉｓｓ　）を低減し、かつ相互コンダクタン
ス（ｇｍ）を向上し、プリアンプセットの雑音を低減す
ることが要求される。入力容量の低減化は、上側ゲート
領域、下側ゲート領域の夫々の面積を縮小し、上側ゲー
ト領域とチャネル領域との間のｐｎ接合面、下側ゲート
領域とチャネル領域との間のｐｎ接合面の夫々に付加さ
れる接合容量を小さくすれば行える。また、相互コンダ
クタンスの向上は、ゲート長寸法を縮小すれば、若しく
はソース領域とドレイン領域との間の距離を縮小すれば
行える。

【０００９】しかしながら、入力容量の低減化、相互コ
ンダクタンスの向上のいずれも、ＪＦＥＴの上側ゲート
領域、ソース領域の夫々を近づけるので、ソース領域に
静電気破壊を発生する過大電圧が印加されると、上側ゲ
ート領域とソース領域との間に回復性のない（永久的な
）接合破壊が多発する。この結果、ＪＦＥＴは、上側ゲ
ート領域とソース領域との間が短絡し、不良となる。

【００１０】本発明の目的は、ＪＦＥＴを備えた半導体
装置において、前記ＪＦＥＴの周波数特性を向上すると
ともに、前記ＪＦＥＴの静電気破壊耐圧を向上すること
が可能な技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１３】（１）第１導電型の半導体基板で第１ゲー
ト領域を構成し、前記半導体基板の一方の主面部に第２
導電型のチャネル領域を構成し、このチャネル領域の主
面部に前記第１ゲート領域と電気的に接続される第１導
電型の第２ゲート領域を構成し、前記チャネル領域の主
面部の第２ゲート領域の両側の夫々に前記チャネル領域
に比べて高い不純物濃度で形成される第２導電型のソー
ス領域及びドレイン領域を構成した接合型電界効果トラ
ンジスタを備えた半導体装置において、前記接合型電界
効果トランジスタの第２ゲート領域とソース領域との間
の離隔寸法に比べて、前記ソース領域と第１ゲート領域
との間の離隔寸法を小さく構成する。

【００１４】（２）第１導電型の半導体基板で第１ゲー
ト領域を構成し、前記半導体基板の一方の主面部に第２
導電型のチャネル領域を構成し、このチャネル領域の主
面部に前記第１ゲート領域と電気的に接続される第１導
電型の第２ゲート領域を構成し、前記チャネル領域の主
面部の第２ゲート領域の両側の夫々に前記チャネル領域
に比べて高い不純物濃度で形成される第２導電型のソー
ス領域及びドレイン領域を構成した接合型電界効果トラ
ンジスタを備えた半導体装置において、前記接合型電界
効果トランジスタのチャネル領域の第２ゲート領域とソ
ース領域との間の不純物濃度に比べて、前記チャネル領
域のソース領域と第１ゲート領域との間の不純物濃度を
高く設定する。

【００１５】（３）前記手段（２）の接合型電界効果ト
ランジスタのチャネル領域のソース領域と第２ゲート領
域との間は、前記第２ゲート領域の表面から接合深さま
での範囲とほぼ同等の範囲内において、不純物濃度を低
く設定する。

【００１６】

【作用】上述した手段（１）によれば、前記接合型電界
効果トランジスタのソース領域に静電気破壊を生じる過
大電圧が印加された際、ソース領域と第２ゲート領域と
の間に回復性のない静電気破壊が発生する前に、ソース
領域と第１ゲート領域との間に回復性のあるブレークダ
ウンを発生できるので、接合型電界効果トランジスタの
静電気破壊耐圧を向上できるとともに、前記回復性のあ
るブレークダウンを発生できる条件下において、ソース
領域と第２ゲート領域との間の離隔寸法を縮小し、チャ
ネル領域のソース領域とドレイン領域との間の寸法を縮
小でき、相互コンダクタンス（ｇｍ）を向上できるので
、しかもソース領域と第２ゲート領域との間の離隔寸法
の縮小に比例し、第１ゲート領域のゲート長方向の寸法
が縮小され、この第１ゲート領域とチャネル領域との間
のｐｎ接合部の面積を縮小し、そのｐｎ接合部に付加さ
れる接合容量を低減できるので、接合型電界効果トラン
ジスタの周波数特性を向上できる。

【００１７】上述した手段（２）によれば、前記接合型
電界効果トランジスタのソース領域に静電気破壊を生じ
る過大電圧が印加された際、チャネル領域のソース領域
と第２ゲート領域との間に空乏層を伸して静電気破壊耐
圧を向上し、かつソース領域と第１ゲート領域との間に
回復性のあるブレークダウンを積極的に発生できるので
、接合型電界効果トランジスタの静電気破壊耐圧を向上
できるとともに、前記回復性のあるブレークダウンを積
極的に発生できる条件下において、ソース領域と第２ゲ
ート領域との間の離隔寸法を縮小し、チャネル領域のソ
ース領域とドレイン領域との間の寸法を縮小でき、相互
コンダクタンスを向上できるので、しかもソース領域と
第２ゲート領域との間の離隔寸法の縮小に比例し、第１
ゲート領域のゲート長方向の寸法が縮小され、この第１
ゲート領域とチャネル領域との間のｐｎ接合部の面積を
縮小し、そのｐｎ接合部に付加される接合容量を低減で
きるので、接合型電界効果トランジスタの周波数特性を
向上できる。

【００１８】上述した手段（３）によれば、前記手段（
２）の作用効果の他に、前記接合型電界効果トランジス
タのチャネル領域のソース領域と第２ゲート領域との間
のこの第２ゲート領域の接合深さよりも深い領域（実際
に電流が流れる領域）の不純物濃度を高め、相互コンダ
クタンスを向上できるので、接合型電界効果トランジス
タの周波数特性をより向上できる。

【００１９】以下、本発明の構成について、ビデオカメ
ラの初段の増幅用デバイスとして使用されるＪＦＥＴを
備えた半導体装置に本発明を適用した一実施例とともに
説明する。

【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２１】

【実施例】

（実　施　例　１）本発明の実施例１であるｎチャネル
型ＪＦＥＴを備えた半導体装置を図１（断面図）及び図
２（平面図）で示す。

【００２２】ビデオカメラの初段の増幅用デバイスとし
て使用されるｎチャネル型のＪＦＥＴを備えた半導体装
置は、図１及び図２に示すように、半導体基体１を主体
に構成される。

【００２３】前記半導体基体１は単結晶珪素からなる高
い不純物濃度のｐ＋　型半導体基板２及びこのｐ＋　型
半導体基板２の主面上に成長した低い不純物濃度のｎ型
エピタキシャル層３で構成される。ｐ＋　型半導体基板
２は、例えば１６０［μｍ］程度の厚さを有し、０．０
１［Ω・ｃｍ］の抵抗値に設定される。ｎ型エピタキシ
ャル層３は、例えば　１．１［μｍ］程度の厚さを有し
、１０１６［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度に
設定される。

【００２４】前記ｎチャネル型のＪＦＥＴは下側ゲート
領域、上側ゲート領域、チャネル領域、ソース領域及び
ドレイン領域を主体に構成される。下側ゲート領域は半
導体基体１のｐ＋　型半導体基板２で構成され、チャネ
ル領域はｎ型エピタキシャル層３で構成される。

【００２５】上側ゲート領域は、ｎ型エピタキシャル層
３の周辺領域に形成されるアイソレーション領域で周囲
を囲まれた領域内において、チャネル領域（ｎ型エピタ
キシャル層３）の主面部に構成される。上側ゲート領域
は、高い不純物濃度のｐ＋　型半導体領域５で構成され
、周辺領域のアイソレーション領域を介在し、下側ゲー
ト領域であるｐ＋　型半導体基板２に電気的に接続され
る。 上側ゲート領域、下側ゲート領域の夫々は、半導体基体
１のｐ＋　型半導体基板２の裏面に構成された金属電極
層（例えばＡｕ）を介在してゲート端子Ｇに接続される
。 上側ゲート領域であるｐ＋　型半導体領域５は、例えば
１０２０［ａｔｏｍｓ／ｃｍ３］程度若しくはそれ以上
の不純物濃度のＢで形成され、　０．３［μｍ］程度の
接合深さ（ｘｊ）に設定される。

【００２６】前記アイソレーション領域は高い不純物濃
度のｐ＋　型半導体領域４で構成される。

【００２７】前記ソース領域、ドレイン領域の夫々は、
前記アイソレーション領域で周囲を囲まれた領域内にお
いて、チャネル領域の主面部の上側ゲート領域の両側に
夫々構成される。このソース領域、ドレイン領域の夫々
は、配線１０との間でオーミック接続を行う目的で、チ
ャネル領域に比べて、高い不純物濃度のｎ＋　型半導体
領域６で構成される。

【００２８】このｎ＋　型半導体領域６は例えば１０１
８〜１０１９［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度
のＰで形成される。ｎ＋　型半導体領域６のうち少なく
ともソース領域であるｎ＋　型半導体領域６は、上側ゲ
ート領域（ｐ＋　型半導体領域５）との間の離隔寸法ｌ
に比べて、下側ゲート領域（ｐ＋　型半導体基板２）と
の間の離隔寸法ｄが小さくなる（ｌ＞ｄ）、深い拡散で
形成される。例えば、ソース領域であるｎ＋　型半導体
領域６は、上側ゲート領域との間の離隔寸法ｌが約　１
．２［μｍ］に設定される場合、下側ゲート領域との間
の離隔寸法ｄが約０．３〜０．６［μｍ］となる、０．
５〜０．８［μｍ］程度の深い拡散で形成される。

【００２９】つまり、ソース領域であるｎ＋　型半導体
領域６は、静電気破壊を生じる過大電圧が印加された場
合、ソース領域と上側ゲート領域との間に回復性のない
静電気破壊が発生する前に、回復性のあるブレークダウ
ンによりソース領域から下側ゲート領域に過大電流を抜
く構造を構成する。回復性のあるブレークダウンは、パ
ンチスルー現象若しくはアバランシェ現象で過大電流を
抜くことができ、しかも過大電流が引き込まれた下側ゲ
ート領域は上側ゲート領域に比べて容量が大きいので静
電気破壊が発生しない。

【００３０】前記ソース領域であるｎ＋　型半導体領域
６の表面にはソース配線１０の一端側が接続され、この
ソース配線１０の他端側はアイソレーション領域まで引
き出されソース用外部端子（ボンディングパッド又はソ
ース端子Ｓ）１０ＳＰに一体に構成される。ソース配線
１０は、絶縁膜７の上部に延在し、この絶縁膜７に形成
された接続孔９を通してソース領域に接続される。ドレ
イン領域であるｎ＋　型半導体領域６の表面にはドレイ
ン配線１０の一端側が接続され、このドレイン配線１０
の他端側はドレイン用外部端子（又はドレイン端子Ｄ）
１０ＤＰに一体に構成される。同様に、ドレイン配線１
０は、絶縁膜７の上部に延在し、この絶縁膜７に形成さ
れた接続孔９を通してドレイン領域に接続される。

【００３１】ソース配線１０、ソース用外部端子１０Ｓ
Ｐ、ドレイン配線１０、ドレイン用外部端子１０ＤＰの
夫々は、同一導電層で形成され、例えばアルミニウム合
金膜で形成される。

【００３２】次に、前述のｎチャネル型のＪＦＥＴを備
えた半導体装置の形成方法について、図３乃至図５（各
製造工程毎に示す断面図）を使用し、簡単に説明する。

【００３３】まず、単結晶珪素からなるｐ＋　型半導体
基板（半導体ウエーハ）２の表面上にｎ型エピタキシャ
ル層３を成長し、半導体基体１を形成する。前記ｐ＋　
型半導体基板２は例えば３００〜４００［μｍ］程度の
厚さで形成される。この半導体基体１を形成することに
より、ｎチャネル型のＪＦＥＴの下側ゲート電極及びチ
ャネル領域が形成される。

【００３４】次に、前記半導体基体１のｎ型エピタキシ
ャル層３の表面上に絶縁膜７を形成する。絶縁膜７は、
例えば熱酸化法で形成した酸化珪素膜で形成され、例え
ば６００［ｎｍ］程度の膜厚で形成される。

【００３５】次に、前記半導体基体１の周辺領域におい
て、フォトリソグラフィ技術及びエッチング技術を使用
し、前記絶縁膜７を除去する。この後、前記絶縁膜７が
除去された領域において、ｎ型エピタキシャル層３の表
面からｐ型不純物を高い不純物濃度で導入し、図３に示
すように、アイソレーション領域であるｐ＋　型半導体
領域４を形成する。このｐ＋　型半導体領域４は、その
底部がｐ＋　型半導体基板２の表面に達し、ｐ＋　型半
導体基板２と電気的に接続される。

【００３６】次に、半導体基体１の中央領域において、
同様の技術を使用し、前記絶縁膜７の一部をストライプ
状に除去し、開口８を形成する。この後、前記絶縁膜７
の開口８内において、ｎ型エピタキシャル層３の表面に
ｐ型不純物を高い不純物濃度で導入し、図４に示すよう
に、上側ゲート領域であるｐ＋　型半導体領域５を形成
する。このｐ＋　型半導体領域５を形成するｐ型不純物
は、この技術に限定されないが、例えばイオン打込み法
で導入される。

【００３７】次に、半導体基体１の中央領域の上側ゲー
ト領域の両側の夫々の領域において、前記絶縁膜７の一
部をストライプ状に除去し、接続孔９を形成する。この
後、前記絶縁膜７の接続孔９内において、ｎ型エピタキ
シャル層３の表面にｎ型不純物を高い不純物濃度で導入
し、図５に示すように、ソース領域、ドレイン領域の夫
々であるｎ＋　型半導体領域６を形成する。

【００３８】このｎ＋　型半導体領域６はイオン打込み
法若しくは固相拡散法のいずれかの導入法でｎ型不純物
を導入することにより形成される。ｎ＋　型半導体領域
６は、特にソース領域において深い拡散が行われるので
、イオン打込み法を使用する場合、深い位置に不純物濃
度のピークを設定する。また、ｎ＋　型半導体領域６は
、不純物濃度のピークを深い位置に設定した場合、表面
側の不純物濃度が低くなるときは、さらに表面側にｎ型
不純物を追加導入してもよい。

【００３９】次に、前記絶縁膜７上にソース配線１０、
ドレイン配線１０、ソース用外部端子１０ＳＰ、ドレイ
ン用外部端子１０ＤＰの夫々を形成する。これらは、例
えばスパッタ法若しくは蒸着法で形成したアルミニウム
合金膜にパターンニングを施すことにより形成される。

【００４０】次に、前記半導体基体１のｐ＋　型半導体
基板２の裏面にバックエッチングを施し、このｐ＋　型
半導体基板２は約１６０［μｍ］程度の厚さに形成され
る。 この後、前記半導体基体１のｐ＋　型半導体基板２の裏
面に金属電極層１１が形成される。

【００４１】そして、前記半導体基体１にダイシングを
施すことにより、前述の図１及び図２に示す、ｎチャネ
ル型のＪＦＥＴを備えた半導体装置が複数個完成する。

【００４２】このように、ｎチャネル型のＪＦＥＴを備
えた半導体装置において、ｎチャネル型のＪＦＥＴの上
側ゲート領域（ｐ＋　型半導体領域５）とソース領域（
ｎ＋　型半導体領域６）との間の離隔寸法ｌに比べて、
前記ソース領域と下側ゲート領域（ｐ＋　型半導体基板
２）との間の離隔寸法ｄを小さく構成する。この構成に
より、前記ｎチャネル型のＪＦＥＴのソース領域に静電
気破壊を生じる過大電圧が印加された際、ソース領域と
上側ゲート領域との間に回復性のない静電気破壊が発生
する前に、ソース領域と下側ゲート領域との間に回復性
のあるブレークダウンを発生できるので、ｎチャネル型
のＪＦＥＴの静電気破壊耐圧を向上できるとともに、前
記回復性のあるブレークダウンを発生できる条件下にお
いて、ソース領域と上側ゲート領域との間の離隔寸法ｌ
を縮小し、チャネル領域（ｎ型エピタキシャル層３）の
ソース領域とドレイン領域との間の寸法を縮小でき、相
互コンダクタンスを向上できるので、しかもソース領域
と上側ゲート領域との間の離隔寸法ｌの縮小に比例し、
下側ゲート領域のゲート長方向の寸法が縮小され、この
下側ゲート領域とチャネル領域との間のｐｎ接合部の面
積を縮小し、そのｐｎ接合部に付加される接合容量を低
減できるので、ｎチャネル型のＪＦＥＴの周波数特性を
向上できる。

【００４３】（実　施　例　２）本実施例２は、前記実
施例１のｎチャネル型ＪＦＥＴの他の例を説明する、本
発明の第２実施例である。

【００４４】本発明の実施例２であるｎチャネル型ＪＦ
ＥＴを備えた半導体装置を図６（断面図）で示す。

【００４５】本実施例２は、図６に示すように、ｎチャ
ネル型のＪＦＥＴのチャネル領域であるｎ型エピタキシ
ャル層３の少なくともソース領域（ｎ＋　型半導体領域
６）と上側ゲート領域（ｐ＋　型半導体領域５）との間
に、チャネル領域に比べて低い不純物濃度のｎ型半導体
領域１２が構成される。つまり、ｎチャネル型のＪＦＥ
Ｔのチャネル領域は、ソース領域と上側ゲート領域との
間の不純物濃度に比べて、ソース領域と下側ゲート領域
との間の不純物濃度が高く設定される。ｎ型半導体領域
１２は上側ゲート領域の接合深さと同程度の拡散深さで
構成され、チャネル領域の上側ゲート領域よりも深い領
域（実際に電流が流れる領域）は不純物濃度が低下しな
い。

【００４６】このように、ｎチャネル型のＪＦＥＴを備
えた半導体装置において、ｎチャネル型のＪＦＥＴのチ
ャネル領域（ｎ型エピタキシャル層３）の上側ゲート領
域とソース領域との間の不純物濃度に比べて、前記チャ
ネル領域のソース領域と下側ゲート領域との間の不純物
濃度を高く設定する。この構成により、前記ｎチャネル
型のＪＦＥＴのソース領域に静電気破壊を生じる過大電
圧が印加された際、チャネル領域のソース領域と上側ゲ
ート領域との間（ｎ型半導体領域１２内）に空乏層を伸
して静電気破壊耐圧を向上し、かつソース領域と下側ゲ
ート領域との間に回復性のあるブレークダウンを積極的
に発生できるので、ｎチャネル型のＪＦＥＴの静電気破
壊耐圧を向上できるとともに、前記回復性のあるブレー
クダウンを積極的に発生できる条件下において、ソース
領域と上側ゲート領域との間の離隔寸法（ｌ）を縮小し
、チャネル領域のソース領域とドレイン領域との間の寸
法を縮小でき、相互コンダクタンスを向上できるので、
しかもソース領域と上側ゲート領域との間の離隔寸法（
ｌ）の縮小に比例し、下側ゲート領域のゲート長方向の
寸法が縮小され、この下側ゲート領域とチャネル領域と
の間のｐｎ接合部の面積を縮小し、そのｐｎ接合部に付
加される接合容量を低減できるので、ｎチャネル型のＪ
ＦＥＴの周波数特性を向上できる。

【００４７】また、前記ｎチャネル型のＪＦＥＴのチャ
ネル領域のソース領域と上側ゲート領域との間（ｎ型半
導体領域１２）は、前記上側ゲート領域の表面から接合
深さまでの範囲とほぼ同等の範囲内において、不純物濃
度を低く設定する。この構成により、前記ｎチャネル型
のＪＦＥＴのチャネル領域のソース領域と上側ゲート領
域との間のこの上側ゲート領域の接合深さよりも深い領
域の不純物濃度を高め、相互コンダクタンスを向上でき
るので、ｎチャネル型のＪＦＥＴの周波数特性をより向
上できる。

【００４８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５０】ＪＦＥＴを備えた半導体装置において、前
記ＪＦＥＴの周波数特性を向上できるとともに、前記Ｊ
ＦＥＴの静電気破壊耐圧を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるＪＦＥＴを備えた半導
体装置の断面図。

【図２】前記半導体装置の平面図。

【図３】前記半導体装置の形成方法を説明する第１工程
での断面図。

【図４】第２工程での断面図。

【図５】第３工程での断面図。

【図６】本発明の実施例２であるＪＦＥＴを備えた半導
体装置の断面図。

【図７】従来のＪＦＥＴを備えた半導体装置の断面図。

【符号の説明】

１…半導体基体（第１ゲート領域）、２…半導体基板、
３…エピタキシャル層、４…半導体領域、５…半導体領
域（第２ゲート領域）、６…半導体領域（ソース領域又
はドレイン領域）、７…絶縁膜、１０…配線、１１…金
属電極層。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　第１導電型の半導体基板で第１ゲート
   領域を構成し、前記半導体基板の一方の主面部に第２導
   電型のチャネル領域を構成し、このチャネル領域の主面
   部に前記第１ゲート領域と電気的に接続される第１導電
   型の第２ゲート領域を構成し、前記チャネル領域の主面
   部の第２ゲート領域の両側の夫々に前記チャネル領域に
   比べて高い不純物濃度で形成される第２導電型のソース
   領域及びドレイン領域を構成した接合型電界効果トラン
   ジスタを備えた半導体装置において、前記接合型電界効
   果トランジスタの第２ゲート領域とソース領域との間の
   離隔寸法に比べて、前記ソース領域と第１ゲート領域と
   の間の離隔寸法を小さく構成したことを特徴とする半導
   体装置。
2. 【請求項２】　　第１導電型の半導体基板で第１ゲート
   領域を構成し、前記半導体基板の一方の主面部に第２導
   電型のチャネル領域を構成し、このチャネル領域の主面
   部に前記第１ゲート領域と電気的に接続される第１導電
   型の第２ゲート領域を構成し、前記チャネル領域の主面
   部の第２ゲート領域の両側の夫々に前記チャネル領域に
   比べて高い不純物濃度で形成される第２導電型のソース
   領域及びドレイン領域を構成した接合型電界効果トラン
   ジスタを備えた半導体装置において、前記接合型電界効
   果トランジスタのチャネル領域の第２ゲート領域とソー
   ス領域との間の不純物濃度に比べて、前記チャネル領域
   のソース領域と第１ゲート領域との間の不純物濃度を高
   く設定したことを特徴とする半導体装置。
3. 【請求項３】　　前記接合型電界効果トランジスタのチ
   ャネル領域のソース領域と第２ゲート領域との間は、前
   記第２ゲート領域の表面から接合深さまでの範囲とほぼ
   同等の範囲内において、不純物濃度が低く設定されるこ
   とを特徴とする請求項２に記載の半導体装置。