JPH0464455B2 - - Google Patents
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- JPH0464455B2 JPH0464455B2 JP59254364A JP25436484A JPH0464455B2 JP H0464455 B2 JPH0464455 B2 JP H0464455B2 JP 59254364 A JP59254364 A JP 59254364A JP 25436484 A JP25436484 A JP 25436484A JP H0464455 B2 JPH0464455 B2 JP H0464455B2
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- Japan
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- layer
- amorphous
- gaas
- crystal
- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2907—Materials being Group IIIA-VA materials
- H10P14/2911—Arsenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の素子間分離の方法に係
り、特にMBE（分子線エピタキシヤル結晶成長）
法により素子間分離領域を形成する半導体装置の
製造方法に関する。
り、特にMBE（分子線エピタキシヤル結晶成長）
法により素子間分離領域を形成する半導体装置の
製造方法に関する。
分子線エピタキシヤル結晶成長法を用いて作製
された結晶材料を用いて半導体装置を作る場合、
特に複数個の半導体素子をモノリシツクに集積化
する場合に、素子間分離が重要である。
された結晶材料を用いて半導体装置を作る場合、
特に複数個の半導体素子をモノリシツクに集積化
する場合に、素子間分離が重要である。
従来、一般的には第２図に示すようにメサエツ
チングで素子間分離を行なつている。図Ａにおい
て、半絶縁性GaAs基板１に順にｉ−GaAsバツ
フア層２，ｎ−GaAs活性層３をMBE法で形成
し、点線７のようにメサエツチングする。次に図
Ｂのごとく分離されたメサに素子を形成する。こ
れはFETの例であり、ソース・ドレイン電極４，
５及びゲート電極６が形成されている。
チングで素子間分離を行なつている。図Ａにおい
て、半絶縁性GaAs基板１に順にｉ−GaAsバツ
フア層２，ｎ−GaAs活性層３をMBE法で形成
し、点線７のようにメサエツチングする。次に図
Ｂのごとく分離されたメサに素子を形成する。こ
れはFETの例であり、ソース・ドレイン電極４，
５及びゲート電極６が形成されている。
ところて、メサエツチングによる分離では、図
Ｂのようにメサエツチング部分で段差が生ずる欠
点がある。
Ｂのようにメサエツチング部分で段差が生ずる欠
点がある。
また、他の分離方法として、素子間分離をすべ
き結晶部分にイオン法入法等で所望のイオン原子
を注入することにより、該注入部分をアモルフア
ス化して高抵抗化する方法があり、或いは不純物
イオンを注入してｐ−ｎ接合化して素子間分離を
行なう方法がある。
き結晶部分にイオン法入法等で所望のイオン原子
を注入することにより、該注入部分をアモルフア
ス化して高抵抗化する方法があり、或いは不純物
イオンを注入してｐ−ｎ接合化して素子間分離を
行なう方法がある。
ところが、これらの方法では各素子間分離部分
で段差がないプレーナ化が達成できるが、素子作
製工程における熱処理時に素子間分離部分の熱変
成や素子間分離部分の浮遊容量の増大等の欠点を
伴う。
で段差がないプレーナ化が達成できるが、素子作
製工程における熱処理時に素子間分離部分の熱変
成や素子間分離部分の浮遊容量の増大等の欠点を
伴う。
本発明は従来の分離方法の欠点、すなわち上述
のメサエツチングでは段差構造が配線等の断線の
原因となり、イオン注入法では熱処理時の熱変成
や浮遊容量の増大の欠点がある。本発明はこれら
の欠点が無い半導体装置の製造方法を提供しよう
とするものである。
のメサエツチングでは段差構造が配線等の断線の
原因となり、イオン注入法では熱処理時の熱変成
や浮遊容量の増大の欠点がある。本発明はこれら
の欠点が無い半導体装置の製造方法を提供しよう
とするものである。
本発明においてはMBE法を用いた半導体装置
の製造方法において、以下の工程を備える。
の製造方法において、以下の工程を備える。
半導体基板上にこれと同じ元素のアモルフアス
層を十数Å〜数十Åの厚みに形成する第１の工
程。
層を十数Å〜数十Åの厚みに形成する第１の工
程。
該半導体基板を第１の温度に加熱した状態で電
子線、イオン線、またはレーザ光線のビームを表
面の所望部分に照射して前記アモルフアス層の照
射部分のみを単結晶化する第２の工程。
子線、イオン線、またはレーザ光線のビームを表
面の所望部分に照射して前記アモルフアス層の照
射部分のみを単結晶化する第２の工程。
該半導体基板を第２の温度に加熱し、分子線エ
ピタキシヤル結晶成長により結晶成長を行ない、
前記第２の工程において単結晶化した部分には単
結晶層を成長し、他の部分にはアモルフアス又は
多結晶の高抵抗層が堆積沈着するように形成する
第３の工程。
ピタキシヤル結晶成長により結晶成長を行ない、
前記第２の工程において単結晶化した部分には単
結晶層を成長し、他の部分にはアモルフアス又は
多結晶の高抵抗層が堆積沈着するように形成する
第３の工程。
前記第３の工程において、前記成長した単結晶
層内に半導体素子を形成する第４の工程。
層内に半導体素子を形成する第４の工程。
本発明によれば、第３の工程において、第２の
加熱温度を適当に選べば、分子線エピタキシヤル
結晶成長により、下地が単結晶化部分には単結晶
層が成長し、アモルフアス部分にはアモルフアス
又は多結晶層の沈着ができる。しかも、両層間で
の成長或いは沈着速度が一定であるため、完全に
平面の結晶基板を作ることができる。
加熱温度を適当に選べば、分子線エピタキシヤル
結晶成長により、下地が単結晶化部分には単結晶
層が成長し、アモルフアス部分にはアモルフアス
又は多結晶層の沈着ができる。しかも、両層間で
の成長或いは沈着速度が一定であるため、完全に
平面の結晶基板を作ることができる。
第１図に本発明をGaAs結晶を用いた半導体装
置に適用する一実施例を示す。
置に適用する一実施例を示す。
第１図Ａ参照
図Ａにおいて、まず最初に半絶縁性GaAs結晶
基板１１上にGaAsアモルフアス層１２を約30Å
沈着させる。沈着にはMBE装置を用いた。MBE
装置では基板結晶温度を約400℃以上にすると、
沈着したGaAsはアモルフアスとならずエピタキ
シヤル結晶化する。本発明ではアモルフアス化す
るのに結晶基板を室温度にしても可能であるが、
最終的に得られる結晶品質を向上させるために
は、アモルフアス層沈着時の結晶基板温度は室温
よりも150〜250℃の範囲にするのが最適である。
基板１１上にGaAsアモルフアス層１２を約30Å
沈着させる。沈着にはMBE装置を用いた。MBE
装置では基板結晶温度を約400℃以上にすると、
沈着したGaAsはアモルフアスとならずエピタキ
シヤル結晶化する。本発明ではアモルフアス化す
るのに結晶基板を室温度にしても可能であるが、
最終的に得られる結晶品質を向上させるために
は、アモルフアス層沈着時の結晶基板温度は室温
よりも150〜250℃の範囲にするのが最適である。
第１図Ｂ参照
このアモルフアス層１２が形成されたGaAs結
晶基板１１を、電子線、イオン線又はレーザ光線
１４を用いて所望の部分を照射する。この照射時
にはGaAs結晶基板温度を300〜500℃の範囲に維
持して行うと良好な結晶のものを得る事ができ
る。１３が結晶化部分である。
晶基板１１を、電子線、イオン線又はレーザ光線
１４を用いて所望の部分を照射する。この照射時
にはGaAs結晶基板温度を300〜500℃の範囲に維
持して行うと良好な結晶のものを得る事ができ
る。１３が結晶化部分である。
本実施例に於てMBE装置とイオン線描画装置
とを結合させておけば、アモルフアス層を沈着し
た後、真空を破ることなく、直接にイオン線描画
装置のステージに結晶基板を移して処理すること
ができる。このイオン線描画装置を用いて所望の
領域にイオン線を照射する場合、照射イオン種は
アモルフアス層の元素と同じガリウム（Ga+）又
は砒素（As+）イオンを用いるのが良い。イオン
種にGa+を用いた例において、照射加速電圧は
5KeV、ドーズ量５×1013cm-2となし、この時の
GaAs結晶基板温度は320℃とした。照射領域は
GaAs集積回路の場合、単体素子（FET）のソー
ス、ドレイン及び動作層形成予定領域の部分のみ
とする。
とを結合させておけば、アモルフアス層を沈着し
た後、真空を破ることなく、直接にイオン線描画
装置のステージに結晶基板を移して処理すること
ができる。このイオン線描画装置を用いて所望の
領域にイオン線を照射する場合、照射イオン種は
アモルフアス層の元素と同じガリウム（Ga+）又
は砒素（As+）イオンを用いるのが良い。イオン
種にGa+を用いた例において、照射加速電圧は
5KeV、ドーズ量５×1013cm-2となし、この時の
GaAs結晶基板温度は320℃とした。照射領域は
GaAs集積回路の場合、単体素子（FET）のソー
ス、ドレイン及び動作層形成予定領域の部分のみ
とする。
第１図Ｃ参照
照射の終つたGaAs結晶基板の温度を400〜600
℃まで上げてGaAs層の結晶成長を行う。すると
イオン照射による単結晶化部分１３上には単結晶
１６，１７が成長するが、アモルフアス層１２上
にはアモルフアス層又はポリ層の沈着ができる。
なお、１６はｉ−GaAsバツフア層、１７はｎ−
GaAs動作層である。この単結晶１６，１７とア
モルフアス層１２の成長において、両層間での成
長あるいは沈着速度が一定であるため、完全に平
面の結晶基板を作ることが可能になる。図Ｃにお
いて単結晶のｎ−GaAs動作層１７にソース及び
ドレイン電極１８，１９をAuGe／Auのアロイ
により形成し、次にゲート領域にAl等のゲート
金属２０を蒸着により形成する。次に各素子を所
望の回路を構成するようにTi，Pt，Au等を用い
て配線を行なう。配線は全てアモルフアス層１５
の高抵抗領域上に形成する。本実施例により、良
好な素子間分離ができ、段差の無い完全プレーナ
化の集積回路を製造することができる。
℃まで上げてGaAs層の結晶成長を行う。すると
イオン照射による単結晶化部分１３上には単結晶
１６，１７が成長するが、アモルフアス層１２上
にはアモルフアス層又はポリ層の沈着ができる。
なお、１６はｉ−GaAsバツフア層、１７はｎ−
GaAs動作層である。この単結晶１６，１７とア
モルフアス層１２の成長において、両層間での成
長あるいは沈着速度が一定であるため、完全に平
面の結晶基板を作ることが可能になる。図Ｃにお
いて単結晶のｎ−GaAs動作層１７にソース及び
ドレイン電極１８，１９をAuGe／Auのアロイ
により形成し、次にゲート領域にAl等のゲート
金属２０を蒸着により形成する。次に各素子を所
望の回路を構成するようにTi，Pt，Au等を用い
て配線を行なう。配線は全てアモルフアス層１５
の高抵抗領域上に形成する。本実施例により、良
好な素子間分離ができ、段差の無い完全プレーナ
化の集積回路を製造することができる。
本発明の実施において、イオン線、電子線及び
レーザ光線を用いることができるが、それぞれの
特色及び条件を以下に示す。
レーザ光線を用いることができるが、それぞれの
特色及び条件を以下に示す。
イオン線の場合
照射イオンにアモルフアス層の構成元素と同じ
元素のイオンを用いる。その際、注入イオンの量
を調製することによりアモルフアス層の組成、例
えばGaAsの場合、GaとAsの割合を変えること
ができる。GaとAsの割合を１：１からずらした
場合、アモルフアス層が単結晶化し難くすること
ができる。これを利用して、例えば第１図Ａにお
いてアモルフアス層１２のGa，Asの割合をずれ
た状態に沈着しておき、Ga+又はAs+イオンを図
Ｂで照射し、結晶化すべき部分のみがGa，Asの
割合が１：１となるようにすれば、該部が選択的
に単結晶化し、他部はアモルフアスのままにする
ことが容易となる。なお、イオン線による局所加
熱効果と物理的作用のみで単結晶化を行うことも
可能である。
元素のイオンを用いる。その際、注入イオンの量
を調製することによりアモルフアス層の組成、例
えばGaAsの場合、GaとAsの割合を変えること
ができる。GaとAsの割合を１：１からずらした
場合、アモルフアス層が単結晶化し難くすること
ができる。これを利用して、例えば第１図Ａにお
いてアモルフアス層１２のGa，Asの割合をずれ
た状態に沈着しておき、Ga+又はAs+イオンを図
Ｂで照射し、結晶化すべき部分のみがGa，Asの
割合が１：１となるようにすれば、該部が選択的
に単結晶化し、他部はアモルフアスのままにする
ことが容易となる。なお、イオン線による局所加
熱効果と物理的作用のみで単結晶化を行うことも
可能である。
電子線の場合
ビーム径を細くしぼれる特徴があり、単結晶化
はアモルフアス層の電子線による局所加熱により
行なわれる。アモルフアス層の単結晶化を例えば
加速電圧10KV、ビーム径0.1μmで行なうことが
できる。
はアモルフアス層の電子線による局所加熱により
行なわれる。アモルフアス層の単結晶化を例えば
加速電圧10KV、ビーム径0.1μmで行なうことが
できる。
レーザ光線の場合
照射による局所加熱で選択的に単結晶化する。
実施例として、アモルフアス層の単結晶化例を
示す。
示す。
光 源 色素（Dye）レーザ
出 力 10〜100mW
ビーム径 0.1mm（基板上で）
次に本発明の実施の条件として、最初基板上に
形成するアモルフアス層（第１図Ａの１２）の厚
さは十分薄くする必要がある。これは、後でイオ
ン線等の照射をする際厚いと再結晶化しにくいた
めで、十数Å〜数十Åの厚みが良い。
形成するアモルフアス層（第１図Ａの１２）の厚
さは十分薄くする必要がある。これは、後でイオ
ン線等の照射をする際厚いと再結晶化しにくいた
めで、十数Å〜数十Åの厚みが良い。
以上において、主としてGaAsを用いた半導体
装置について説明したが、本発明は、多元混晶の
AlGaAs，InGaAs，InGaAsP，InAlAsP等にも
適用でき、シリコン（Si），ゲルマニウム（Ge）
等の半導体装置にも適用できる。以下に特にシリ
コンのMBEの場合の条件をあげると、 単結晶成長温度≧500℃ アモルフアス層又は多結晶層成長温度≦100℃
であり、これらを考慮して本発明を適用すると良
い。
装置について説明したが、本発明は、多元混晶の
AlGaAs，InGaAs，InGaAsP，InAlAsP等にも
適用でき、シリコン（Si），ゲルマニウム（Ge）
等の半導体装置にも適用できる。以下に特にシリ
コンのMBEの場合の条件をあげると、 単結晶成長温度≧500℃ アモルフアス層又は多結晶層成長温度≦100℃
であり、これらを考慮して本発明を適用すると良
い。
更に、本発明について実施例は通常のGaAs
FETを示したが、他にヘテロ接合を用いた半導
体装置や超格子構造を用いた半導体装置、例えば
HEMT，ヘテロ接合バイポーラトランジスタ
（HBT）、多重量子井戸レーザダイオードや光電
子素子と半導体素子を組み合せたOEIC（Opto
and Electronic IC）にも応用可能である。特に
第３図にヘテロ接合バイポーラトランジスタを示
しており、この場合n+GaAs基板３１を用いてお
り、その表面に先に第１図において説明したと同
様な処理によりアモルフアス（GaAs）層１２と
単結晶化（GaAs）部分１３を形成し、MBEに
より順にn+−GaAsバツフア層３２，n-−GaAs
コレクタ層３３，P+−GaAsベース層３４，n+−
AlGaAsエミツタ層３５，n+−GaAsコンタクト
層３６を単結晶化部１３上に成長せしめ、その際
アモルフアスGaAs１２上には高抵抗なアモルフ
アス又は多結晶（GaAs）１５が沈着する。該ア
モルフアス又は多結晶（GaAs）１５により隣接
素子間が分離できる。
FETを示したが、他にヘテロ接合を用いた半導
体装置や超格子構造を用いた半導体装置、例えば
HEMT，ヘテロ接合バイポーラトランジスタ
（HBT）、多重量子井戸レーザダイオードや光電
子素子と半導体素子を組み合せたOEIC（Opto
and Electronic IC）にも応用可能である。特に
第３図にヘテロ接合バイポーラトランジスタを示
しており、この場合n+GaAs基板３１を用いてお
り、その表面に先に第１図において説明したと同
様な処理によりアモルフアス（GaAs）層１２と
単結晶化（GaAs）部分１３を形成し、MBEに
より順にn+−GaAsバツフア層３２，n-−GaAs
コレクタ層３３，P+−GaAsベース層３４，n+−
AlGaAsエミツタ層３５，n+−GaAsコンタクト
層３６を単結晶化部１３上に成長せしめ、その際
アモルフアスGaAs１２上には高抵抗なアモルフ
アス又は多結晶（GaAs）１５が沈着する。該ア
モルフアス又は多結晶（GaAs）１５により隣接
素子間が分離できる。
第４図に多重量子井戸レーザダイオードに本発
明を適用した断面構造を示す。図において、n+
−GaAs基板４１上に第１図におけると同様にア
モルフアス（GaAs）層１２を形成し、電子線、
イオン線又はレーザ光線で単結晶化パターニング
を行ない、単結晶化部分１３上にMBEによりn+
−GaAsバツフア層４２、N+AlGaAs層４３，Ｎ
−AlGaAs下部クラツド層４４，GaAs／
AlGaAs超格子層４５，ｐ−AlGaAs上部クラツ
ド層４６，p+−GaAs層４７を成長せしめ、その
際他の領域にはアモルフアス又は多結晶の高抵抗
層１５が沈着する。本例において、アモルフアス
又は多結晶の高抵抗層１５により隣接する他の素
子との分離が行なわれる。なおレーザ光は紙面に
垂直方向に放射される。
明を適用した断面構造を示す。図において、n+
−GaAs基板４１上に第１図におけると同様にア
モルフアス（GaAs）層１２を形成し、電子線、
イオン線又はレーザ光線で単結晶化パターニング
を行ない、単結晶化部分１３上にMBEによりn+
−GaAsバツフア層４２、N+AlGaAs層４３，Ｎ
−AlGaAs下部クラツド層４４，GaAs／
AlGaAs超格子層４５，ｐ−AlGaAs上部クラツ
ド層４６，p+−GaAs層４７を成長せしめ、その
際他の領域にはアモルフアス又は多結晶の高抵抗
層１５が沈着する。本例において、アモルフアス
又は多結晶の高抵抗層１５により隣接する他の素
子との分離が行なわれる。なおレーザ光は紙面に
垂直方向に放射される。
本発明によれば以上のように、基板と同じ元素
のアモルフアス層を薄く形成し、所望部に電子
線，イオン線、レーザ線を照射して部分的に結晶
化し、その後MBEにより結晶成長を行なうこと
より結晶化部分には結晶が成長し、他の領域に高
抵抗なアモルフアス或は多結晶層が沈積し、該高
抵抗層を絶縁分離に使用できる（106〜107Ω・cm
以上の比抵抗で素子間分離ができる）。その場合
従来法のようにメサエツチによる段差形成を避け
ることができ、また素子間分離部の後工程での熱
変成や素子間分離部分の浮遊容量の増大の欠点を
なくすことができる。
のアモルフアス層を薄く形成し、所望部に電子
線，イオン線、レーザ線を照射して部分的に結晶
化し、その後MBEにより結晶成長を行なうこと
より結晶化部分には結晶が成長し、他の領域に高
抵抗なアモルフアス或は多結晶層が沈積し、該高
抵抗層を絶縁分離に使用できる（106〜107Ω・cm
以上の比抵抗で素子間分離ができる）。その場合
従来法のようにメサエツチによる段差形成を避け
ることができ、また素子間分離部の後工程での熱
変成や素子間分離部分の浮遊容量の増大の欠点を
なくすことができる。
第１図Ａ〜Ｃは本発明の実施例の工程説明図、
第２図Ａ，Ｂは従来例の工程説明図，第３図及び
第４図はそれぞれ本発明の適用されるHBT及び
多重量子井戸レーザダイオードの断面図。 主な符号、 １１……半絶縁性GaAs結晶基板、
１２……（GaAs）アモルフアス層、１３……単
結晶化部分、１４……電子線、イオン線又はレー
ザ光線、１５……アモルフアス又は多結晶層（高
抵抗層）、１６……単結晶（ｉ−GaAsバツフア
層）、１７……単結晶（ｎ−GaAs動作層）、１
８，１９……ソース、ドレイン電極、２０……ゲ
ート金属。
第２図Ａ，Ｂは従来例の工程説明図，第３図及び
第４図はそれぞれ本発明の適用されるHBT及び
多重量子井戸レーザダイオードの断面図。 主な符号、 １１……半絶縁性GaAs結晶基板、
１２……（GaAs）アモルフアス層、１３……単
結晶化部分、１４……電子線、イオン線又はレー
ザ光線、１５……アモルフアス又は多結晶層（高
抵抗層）、１６……単結晶（ｉ−GaAsバツフア
層）、１７……単結晶（ｎ−GaAs動作層）、１
８，１９……ソース、ドレイン電極、２０……ゲ
ート金属。
Claims (1)
- 【特許請求の範囲】 １ 次の各工程を順に備える、半導体装置の製造
方法であつて、 半導体基板上に該半導体基板と同じ元素のアモ
ルフアス層を十数Å〜数十Åの厚みに形成する第
１の工程と、 該半導体基板を第１の温度に加熱した状態で、
電子線、イオン線、またはレーザ光線のビームを
表面の所望部分に照射して該アモルフアス層の照
射部分のみを単結晶化する第２の工程と、 該半導体基板を第２の温度に加熱し、分子線エ
ピタキシヤル結晶成長により結晶成長を行ない、
その際、前記第２の工程において単結晶化した部
分には単結晶層が成長し、他の部分にはアモルフ
アス或いは多結晶の高抵抗層が沈着するように形
成する、第３の工程と、 前記第３の工程において、前記成長した単結晶
層内に半導体素子を形成する第４の工程との工程
の結合により形成されることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254364A JPS61131526A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254364A JPS61131526A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131526A JPS61131526A (ja) | 1986-06-19 |
| JPH0464455B2 true JPH0464455B2 (ja) | 1992-10-15 |
Family
ID=17263958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59254364A Granted JPS61131526A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131526A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746684B2 (ja) * | 1985-03-07 | 1995-05-17 | 日本電気株式会社 | 半導体ウェーハとその製造方法 |
| JPH0810674B2 (ja) * | 1987-11-09 | 1996-01-31 | 株式会社日立製作所 | 化合物半導体基板及びその製造方法 |
| JP2894801B2 (ja) * | 1990-06-29 | 1999-05-24 | 日本電気株式会社 | 半導体トランジスタおよびその製造方法 |
| JPH0661269A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2738379B2 (ja) * | 1996-02-20 | 1998-04-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2008306130A (ja) * | 2007-06-11 | 2008-12-18 | Sanken Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528672A (en) * | 1975-07-09 | 1977-01-22 | Jidosha Seiki Kogyo Kk | Car washing device |
| JPS5919375B2 (ja) * | 1977-10-07 | 1984-05-04 | 株式会社日立製作所 | デ−タバッフア制御方式 |
| JPS5769784A (en) * | 1980-10-20 | 1982-04-28 | Sanyo Electric Co Ltd | Manufacture of semiconductor light emitting device |
| JPS59116192A (ja) * | 1982-12-21 | 1984-07-04 | Fujitsu Ltd | 分子線結晶成長方法 |
-
1984
- 1984-11-30 JP JP59254364A patent/JPS61131526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131526A (ja) | 1986-06-19 |
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