JPH04335579A - 静電誘導形半導体装置 - Google Patents
静電誘導形半導体装置Info
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- JPH04335579A JPH04335579A JP3106080A JP10608091A JPH04335579A JP H04335579 A JPH04335579 A JP H04335579A JP 3106080 A JP3106080 A JP 3106080A JP 10608091 A JP10608091 A JP 10608091A JP H04335579 A JPH04335579 A JP H04335579A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は静電誘導形半導体装置、
特に高電流密度で使用される表面ゲートタイプの電力用
静電誘導形半導体装置に関するものである。
特に高電流密度で使用される表面ゲートタイプの電力用
静電誘導形半導体装置に関するものである。
【０００２】
【従来の技術】従来から大電流を制御する半導体装置の
１つとして、静電誘導形半導体装置が用いられている。 大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。ここで、従来の静電誘導形半
導体装置の例について説明する。従来、パワースイッチ
ング素子として用いられている表面ゲートタイプの静電
誘導形トランジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏ
ｎ Ｔｒａｎｓｉｓｔｏｒ ：ＳＩＴ）（以下、表面ゲ
ート形ＳＩＴという）として図５及び図６に示す構造の
ものがある。この構造は主電流が電子であるｎチャンネ
ルの表面ゲート形ＳＩＴを示し、ドレイン領域を構成す
るｎ＋ 型のシリコン基板２１の上にｎ− 型のエピタ
キシャル層２２が形成され、エピタキシャル層２２の表
面にｎ＋ のソース領域２３及びｐ＋ のゲート領域２
４が形成されている。そして、その表面にＳｉＯ２ か
らなる絶縁膜２５が形成されるとともに絶縁膜２５の上
にソース電極２７が形成され、ソース電極２７は絶縁膜
２５のソース領域２３と対応する箇所に形成されたソー
スコンタクト領域２６においてソース領域２３と接合さ
れている。又、シリコン基板２１の裏面に主電流のプラ
ス極が接続されてドレインＤが形成されている。又、ソ
ース領域下のチャネル領域２８には必要に応じてｐ型不
純物が注入されて電流を阻止するための電位障壁が形成
されている。そして、この表面ゲート形ＳＩＴはゲート
にバイアスをかけないときはオフ状態であり、順バイア
スをかけるとゲートから注入されたホールによってチャ
ネル領域２８の電位が下がり、ソースからの電子の注入
が誘導されてドレイン・ソース間に電子電流が流れてオ
ン状態となる。
１つとして、静電誘導形半導体装置が用いられている。 大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。ここで、従来の静電誘導形半
導体装置の例について説明する。従来、パワースイッチ
ング素子として用いられている表面ゲートタイプの静電
誘導形トランジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏ
ｎ Ｔｒａｎｓｉｓｔｏｒ ：ＳＩＴ）（以下、表面ゲ
ート形ＳＩＴという）として図５及び図６に示す構造の
ものがある。この構造は主電流が電子であるｎチャンネ
ルの表面ゲート形ＳＩＴを示し、ドレイン領域を構成す
るｎ＋ 型のシリコン基板２１の上にｎ− 型のエピタ
キシャル層２２が形成され、エピタキシャル層２２の表
面にｎ＋ のソース領域２３及びｐ＋ のゲート領域２
４が形成されている。そして、その表面にＳｉＯ２ か
らなる絶縁膜２５が形成されるとともに絶縁膜２５の上
にソース電極２７が形成され、ソース電極２７は絶縁膜
２５のソース領域２３と対応する箇所に形成されたソー
スコンタクト領域２６においてソース領域２３と接合さ
れている。又、シリコン基板２１の裏面に主電流のプラ
ス極が接続されてドレインＤが形成されている。又、ソ
ース領域下のチャネル領域２８には必要に応じてｐ型不
純物が注入されて電流を阻止するための電位障壁が形成
されている。そして、この表面ゲート形ＳＩＴはゲート
にバイアスをかけないときはオフ状態であり、順バイア
スをかけるとゲートから注入されたホールによってチャ
ネル領域２８の電位が下がり、ソースからの電子の注入
が誘導されてドレイン・ソース間に電子電流が流れてオ
ン状態となる。
【０００３】
【発明が解決しようとする課題】ところが従来の表面ゲ
ート形ＳＩＴは単位構造の各ソース領域２３に対してそ
のほぼ全面に拡がる１個のソースコンタクト領域が形成
されているためソースコンタクト領域が広く、ゲートか
ら流し込んだホールが速やかにソース電極に流れ出し、
チャネル領域のホール密度が大きくならない。従って、
チャネル領域の電位が下がらず、ソースからの電子の注
入が大きくならず電流増幅率ｈＦＳ（ドレイン電流ＩＤ
とゲート電流ＩＧ との比ＩＤ ／ＩＧ ）が小さい
という問題があった。電流増幅率を高くするためゲート
領域に囲まれたソース領域を２個以上に分割した静電誘
導形半導体装置が先に提案されている（特開平１−２７
０２７６号公報）。しかし、半導体装置の面積を変えず
にソース領域を分割するとソース領域の面積が小さくな
り、素子内部で局所的に電流が集中する虞がある。
ート形ＳＩＴは単位構造の各ソース領域２３に対してそ
のほぼ全面に拡がる１個のソースコンタクト領域が形成
されているためソースコンタクト領域が広く、ゲートか
ら流し込んだホールが速やかにソース電極に流れ出し、
チャネル領域のホール密度が大きくならない。従って、
チャネル領域の電位が下がらず、ソースからの電子の注
入が大きくならず電流増幅率ｈＦＳ（ドレイン電流ＩＤ
とゲート電流ＩＧ との比ＩＤ ／ＩＧ ）が小さい
という問題があった。電流増幅率を高くするためゲート
領域に囲まれたソース領域を２個以上に分割した静電誘
導形半導体装置が先に提案されている（特開平１−２７
０２７６号公報）。しかし、半導体装置の面積を変えず
にソース領域を分割するとソース領域の面積が小さくな
り、素子内部で局所的に電流が集中する虞がある。
【０００４】本発明は前記の問題点に鑑みてなされたも
のであって、その目的は高い電流増幅率を得ることがで
き、しかも素子内部で局所的に電流が集中する虞がない
静電誘導形半導体装置を提供することにある。
のであって、その目的は高い電流増幅率を得ることがで
き、しかも素子内部で局所的に電流が集中する虞がない
静電誘導形半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め請求項１に記載の発明では、表面ゲートタイプの静電
誘導形半導体装置において、ゲート領域に囲まれるソー
ス領域とソース電極とのソースコンタクト領域を複数と
した。又、請求項２に記載の発明では、前記ソース領域
の表面部に荷電担体をトンネル注入させるための薄い絶
縁膜を設けた。
め請求項１に記載の発明では、表面ゲートタイプの静電
誘導形半導体装置において、ゲート領域に囲まれるソー
ス領域とソース電極とのソースコンタクト領域を複数と
した。又、請求項２に記載の発明では、前記ソース領域
の表面部に荷電担体をトンネル注入させるための薄い絶
縁膜を設けた。
【０００６】
【作用】主電流が電子であるｎチャネルの表面ゲート形
ＳＩＴについて述べると、ゲートに順バイアスをかける
とゲートから注入されたホールによってチャネル領域の
電位が下がり、ソースからの電子の注入が誘導されてド
レイン・ソース間に電子電流が流れてオン状態となる。 ソースコンタクト領域が複数に分割されているため、そ
の分ソースコンタクト領域の面積が狭くゲートから流れ
込んだホールのソース電極への流出が少なくなり、少な
いホール注入でチャネル領域のホール密度が大きくなる
。従って、ソース領域からの電子の注入が多くなり、電
流増幅率が大きくなる。ソースコンタクト領域は分割さ
れているがソース領域は分割されていないため、ソース
電極から流れ出る電子はソース領域を通って拡がって流
れるため、素子内部で局所的に電流が集中することはな
く、素子の有効利用が図られて電流容量の増大が可能と
なる。さらに、ソースコンタクト領域を分割することに
よって電流の均一化が図られ、素子発熱も均一化される
。
ＳＩＴについて述べると、ゲートに順バイアスをかける
とゲートから注入されたホールによってチャネル領域の
電位が下がり、ソースからの電子の注入が誘導されてド
レイン・ソース間に電子電流が流れてオン状態となる。 ソースコンタクト領域が複数に分割されているため、そ
の分ソースコンタクト領域の面積が狭くゲートから流れ
込んだホールのソース電極への流出が少なくなり、少な
いホール注入でチャネル領域のホール密度が大きくなる
。従って、ソース領域からの電子の注入が多くなり、電
流増幅率が大きくなる。ソースコンタクト領域は分割さ
れているがソース領域は分割されていないため、ソース
電極から流れ出る電子はソース領域を通って拡がって流
れるため、素子内部で局所的に電流が集中することはな
く、素子の有効利用が図られて電流容量の増大が可能と
なる。さらに、ソースコンタクト領域を分割することに
よって電流の均一化が図られ、素子発熱も均一化される
。
【０００７】又、ソース領域の表面部に荷電担体をトン
ネル注入させるための薄い絶縁膜を設けた場合は、ソー
ス領域への電子の注入は行われるがホールの流出が抑制
され、チャネル領域のホール密度がより高くなって電流
増幅率がさらに増大する。
ネル注入させるための薄い絶縁膜を設けた場合は、ソー
ス領域への電子の注入は行われるがホールの流出が抑制
され、チャネル領域のホール密度がより高くなって電流
増幅率がさらに増大する。
【０００８】
（実施例１）以下、本発明をｎチャネルの表面ゲート形
ＳＩＴに具体化した第１実施例を図１〜図３に従って説
明する。図１に示すように、ドレイン領域１を構成する
ｎ＋ 型のシリコン基板２の上にｎ− 型のエピタキシ
ャル層３が形成され、エピタキシャル層３の表面にｎ＋
のソース領域４と該ソース領域４を囲むようにｐ＋
のゲート領域５が形成されている。そして、その表面に
ＳｉＯ２ からなる絶縁膜６が形成され、絶縁膜６の上
にソース電極７が形成されている。ソース電極７は絶縁
膜６のソース領域４と対応する箇所に形成されたソース
コンタクト領域８においてソース領域４に接合されてい
る。ゲート領域５はほぼ長円形状を成す領域を囲むよう
に形成され、その内側に長円形状のソース領域４が形成
されている。ソース領域４はその幅Ｗが３μｍ、長さＬ
が１００μｍに形成されている。ソースコンタクト領域
８は２μｍ×２μｍの大きさで、複数個形成されている
。シリコン基板２の裏面に主電流のプラス極が接続され
てドレインＤが形成されている。又、ノーマリオフとす
るために、ソース領域４の下のチャネル領域９にｐ型不
純物が注入されて電流を阻止するための電位障壁が形成
されている。
ＳＩＴに具体化した第１実施例を図１〜図３に従って説
明する。図１に示すように、ドレイン領域１を構成する
ｎ＋ 型のシリコン基板２の上にｎ− 型のエピタキシ
ャル層３が形成され、エピタキシャル層３の表面にｎ＋
のソース領域４と該ソース領域４を囲むようにｐ＋
のゲート領域５が形成されている。そして、その表面に
ＳｉＯ２ からなる絶縁膜６が形成され、絶縁膜６の上
にソース電極７が形成されている。ソース電極７は絶縁
膜６のソース領域４と対応する箇所に形成されたソース
コンタクト領域８においてソース領域４に接合されてい
る。ゲート領域５はほぼ長円形状を成す領域を囲むよう
に形成され、その内側に長円形状のソース領域４が形成
されている。ソース領域４はその幅Ｗが３μｍ、長さＬ
が１００μｍに形成されている。ソースコンタクト領域
８は２μｍ×２μｍの大きさで、複数個形成されている
。シリコン基板２の裏面に主電流のプラス極が接続され
てドレインＤが形成されている。又、ノーマリオフとす
るために、ソース領域４の下のチャネル領域９にｐ型不
純物が注入されて電流を阻止するための電位障壁が形成
されている。
【０００９】前記のように構成された表面ゲート形ＳＩ
Ｔはソース電極７を形成する際に、絶縁膜６に形成する
ソースコンタクト領域８のパターンを変更するだけで、
その他は全く従来と同様の製造工程により容易に製造で
きる。次に前記の表面ゲート形ＳＩＴの動作を説明する
。この表面ゲート形ＳＩＴはソース接地でドレインＤを
＋電位にし、ソース・ドレイン間に順バイアスを印加し
た状態で使用され、ゲートがソースと等電位にあるとき
はオフ状態にある。ゲートに順バイアスを加えると、ゲ
ート領域５からチャネル領域９へホールが注入され、ソ
ース領域４直下部分の電位が下がる。そして、ソース領
域４からの電子の注入が誘導され、ドレイン・ソース間
に電子電流が流れてＳＩＴはオン状態になる。このとき
、ゲート電流ＩＧ に応じたドレイン電流ＩＤ を流す
ことができる。
Ｔはソース電極７を形成する際に、絶縁膜６に形成する
ソースコンタクト領域８のパターンを変更するだけで、
その他は全く従来と同様の製造工程により容易に製造で
きる。次に前記の表面ゲート形ＳＩＴの動作を説明する
。この表面ゲート形ＳＩＴはソース接地でドレインＤを
＋電位にし、ソース・ドレイン間に順バイアスを印加し
た状態で使用され、ゲートがソースと等電位にあるとき
はオフ状態にある。ゲートに順バイアスを加えると、ゲ
ート領域５からチャネル領域９へホールが注入され、ソ
ース領域４直下部分の電位が下がる。そして、ソース領
域４からの電子の注入が誘導され、ドレイン・ソース間
に電子電流が流れてＳＩＴはオン状態になる。このとき
、ゲート電流ＩＧ に応じたドレイン電流ＩＤ を流す
ことができる。
【００１０】そして、ゲート電流ＩＧ を０にする（ゲ
ートをソースと等電位に戻す）か、ゲートに逆バイアス
を加えてチャネル領域９のホールを取り去ると、ＳＩＴ
はオフ状態に移行する。従来の表面ゲート形ＳＩＴはソ
ースコンタクト領域が広いので、ゲートから流し込んだ
ホールが速やかにソース電極に流れ出し、チャネル領域
のホール密度が大きくなり難い。従って、チャネル領域
の電位が低下し難く、ソースからの電子の注入が多くな
らず電流増幅率ｈＦＳが小さい。
ートをソースと等電位に戻す）か、ゲートに逆バイアス
を加えてチャネル領域９のホールを取り去ると、ＳＩＴ
はオフ状態に移行する。従来の表面ゲート形ＳＩＴはソ
ースコンタクト領域が広いので、ゲートから流し込んだ
ホールが速やかにソース電極に流れ出し、チャネル領域
のホール密度が大きくなり難い。従って、チャネル領域
の電位が低下し難く、ソースからの電子の注入が多くな
らず電流増幅率ｈＦＳが小さい。
【００１１】これに対してこの実施例の表面ゲート形Ｓ
ＩＴはソースコンタクト領域８が複数個に分割されて各
ソースコンタクト領域８の面積が狭いので、ソース電極
７へのホールの流出が少なく、少ないホール注入でチャ
ネル領域９のホール密度を大きくすることができる。従
って、チャネル領域の電位が下がってソースからの電子
の注入が多くなり、電流増幅率ｈＦＳが向上する。
ＩＴはソースコンタクト領域８が複数個に分割されて各
ソースコンタクト領域８の面積が狭いので、ソース電極
７へのホールの流出が少なく、少ないホール注入でチャ
ネル領域９のホール密度を大きくすることができる。従
って、チャネル領域の電位が下がってソースからの電子
の注入が多くなり、電流増幅率ｈＦＳが向上する。
【００１２】又、ソースコンタクト領域８は分割されて
その面積が狭いが、ソース領域は分割されていないため
面積は広く、ソース電極７から流れ出る電子はソース領
域４を通って拡がって流れるため、素子内部で局所的に
電流が集中することはなく、素子の有効利用が計られて
電流容量の増大が可能となる。さらに、ソースコンタク
ト領域４を分割することによって電流の均一化が計られ
、素子発熱も均一化される。又、ソース領域４の面積が
広いため、オン状態のゲート・ソース間電圧ＶＧＳが小
さくなってドライブ損失が小さくなる。ただし、ソース
コンタクト領域８の面積を小さくするとコンタクト抵抗
が増大するため、実用的にはソースコンタクト領域の面
積としてはソース領域４の面積の５０〜１０％が適当で
ある。
その面積が狭いが、ソース領域は分割されていないため
面積は広く、ソース電極７から流れ出る電子はソース領
域４を通って拡がって流れるため、素子内部で局所的に
電流が集中することはなく、素子の有効利用が計られて
電流容量の増大が可能となる。さらに、ソースコンタク
ト領域４を分割することによって電流の均一化が計られ
、素子発熱も均一化される。又、ソース領域４の面積が
広いため、オン状態のゲート・ソース間電圧ＶＧＳが小
さくなってドライブ損失が小さくなる。ただし、ソース
コンタクト領域８の面積を小さくするとコンタクト抵抗
が増大するため、実用的にはソースコンタクト領域の面
積としてはソース領域４の面積の５０〜１０％が適当で
ある。
【００１３】図３にソース領域４が３μｍ×１００μｍ
のＳＩＴに１個のコンタクト面積が２μｍ×２μｍであ
るソースコンタクト領域を多数設けたときのコンタクト
面積の割合に対する最大電流増幅率の変化を示す。図３
から明らかなように、コンタクト面積の減少に伴って電
流増幅率が増大する。 （実施例２）次に第２実施例を図４に従って説明する。 この実施例ではソース領域４とソース電極７とを直接接
合する代わりに、ソースコンタクト領域８と対応するソ
ース領域４の表面に荷電担体をトンネル注入するための
３０Å程度の薄い絶縁膜（例えば、ＳｉＯ２ ）１０を
形成し、該絶縁膜１０を介してソース領域４とソース電
極７とが接合されている点が前記実施例と異なっており
、その他の構成は同じである。このようにソース領域４
とソース電極７との間に薄い絶縁膜１０を設けた場合は
、ソース領域４への電子の注入は行われるが、ホールの
ソース電極への流出が抑制されてチャネル領域９のホー
ル密度が高くなり、ドレイン電流ＩＤ が大きくなって
前記実施例の表面ゲート形ＳＩＴに比べ、さらに電流増
幅率ｈＦＳが向上する。
のＳＩＴに１個のコンタクト面積が２μｍ×２μｍであ
るソースコンタクト領域を多数設けたときのコンタクト
面積の割合に対する最大電流増幅率の変化を示す。図３
から明らかなように、コンタクト面積の減少に伴って電
流増幅率が増大する。 （実施例２）次に第２実施例を図４に従って説明する。 この実施例ではソース領域４とソース電極７とを直接接
合する代わりに、ソースコンタクト領域８と対応するソ
ース領域４の表面に荷電担体をトンネル注入するための
３０Å程度の薄い絶縁膜（例えば、ＳｉＯ２ ）１０を
形成し、該絶縁膜１０を介してソース領域４とソース電
極７とが接合されている点が前記実施例と異なっており
、その他の構成は同じである。このようにソース領域４
とソース電極７との間に薄い絶縁膜１０を設けた場合は
、ソース領域４への電子の注入は行われるが、ホールの
ソース電極への流出が抑制されてチャネル領域９のホー
ル密度が高くなり、ドレイン電流ＩＤ が大きくなって
前記実施例の表面ゲート形ＳＩＴに比べ、さらに電流増
幅率ｈＦＳが向上する。
【００１４】なお、本発明は前記両実施例に限定される
ものではなく、例えば、ソースコンタクト領域８をソー
ス領域４の長手方向に延びる形状に分割したり、ｎチャ
ネルのＳＩＴに代えてｐチャネルのＳＩＴに適用しても
よい。この場合ソース及びドレインがｐ型、ゲートがｎ
型となり、ホールが主たるキャリアとなる。
ものではなく、例えば、ソースコンタクト領域８をソー
ス領域４の長手方向に延びる形状に分割したり、ｎチャ
ネルのＳＩＴに代えてｐチャネルのＳＩＴに適用しても
よい。この場合ソース及びドレインがｐ型、ゲートがｎ
型となり、ホールが主たるキャリアとなる。
【００１５】
【発明の効果】以上詳述したように本発明によれば、ソ
ースコンタクト領域を複数に分割して面積を小さくした
ことによって、ホールのソース電極への流出が少なくな
り、小さなゲート電流によってチャネル領域のホール密
度を高くして電位を低くすることができ、電流増幅率が
向上する。又、ソースコンタクト領域を分割したことに
よって電流の均一化が図られ、素子発熱を均一化できる
。又、ソース領域は分割されずに広い面積を有するため
、ソース電極から流れる電子はソース領域を通って拡が
って流れるため、素子内部で局所的に電流が集中するこ
とはなく、素子の有効利用が図られて電流容量の増大が
可能となるとともに、オン状態のゲート・ソース間電圧
が小さくなり、ドライブ損失を小さくできる。
ースコンタクト領域を複数に分割して面積を小さくした
ことによって、ホールのソース電極への流出が少なくな
り、小さなゲート電流によってチャネル領域のホール密
度を高くして電位を低くすることができ、電流増幅率が
向上する。又、ソースコンタクト領域を分割したことに
よって電流の均一化が図られ、素子発熱を均一化できる
。又、ソース領域は分割されずに広い面積を有するため
、ソース電極から流れる電子はソース領域を通って拡が
って流れるため、素子内部で局所的に電流が集中するこ
とはなく、素子の有効利用が図られて電流容量の増大が
可能となるとともに、オン状態のゲート・ソース間電圧
が小さくなり、ドライブ損失を小さくできる。
【００１６】又、請求項２に記載の発明では、ソース領
域とソース電極との間に薄い絶縁膜を設けたことにより
、ホールのソース電極への流出がさらに少なくなり、電
流増幅率ｈＦＳがより向上する。
域とソース電極との間に薄い絶縁膜を設けたことにより
、ホールのソース電極への流出がさらに少なくなり、電
流増幅率ｈＦＳがより向上する。
【図１】第１実施例の表面ゲート形ＳＩＴの斜視図であ
る。
る。
【図２】同じくソース領域、ソースコンタクト領域等の
関係を示す平面図である。
関係を示す平面図である。
【図３】表面ゲート形ＳＩＴの電流増幅率とソース領域
面積に対するソースコンタクト領域面積の割合との関係
を示す図である。
面積に対するソースコンタクト領域面積の割合との関係
を示す図である。
【図４】第２実施例の表面ゲート形ＳＩＴの部分断面図
である。
である。
【図５】従来の表面ゲート形ＳＩＴの斜視図である。
【図６】同じくソース領域、ソースコンタクト領域等の
関係を示す平面図である。
関係を示す平面図である。
４…ソース領域、５…ゲート領域、６，１０…絶縁膜、
７…ソース電極、８…ソースコンタクト領域、９…チャ
ネル領域、Ｄ…ドレイン。
７…ソース電極、８…ソースコンタクト領域、９…チャ
ネル領域、Ｄ…ドレイン。
Claims (2)
- 【請求項１】 表面ゲートタイプの静電誘導形半導体
装置において、ゲート領域に囲まれるソース領域とソー
ス電極とのソースコンタクト領域を複数とした静電誘導
形半導体装置。 - 【請求項２】 前記ソース領域の表面部に荷電担体を
トンネル注入させるための薄い絶縁膜を設けた請求項１
に記載の静電誘導形半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106080A JP3086713B2 (ja) | 1991-05-10 | 1991-05-10 | 静電誘導形半導体装置 |
| US07/877,700 US5304822A (en) | 1991-05-10 | 1992-05-01 | Static induction type semiconductor device with multiple source contact regions |
| DE4215125A DE4215125C2 (de) | 1991-05-10 | 1992-05-08 | Statisches Induktions-Halbleitergerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106080A JP3086713B2 (ja) | 1991-05-10 | 1991-05-10 | 静電誘導形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335579A true JPH04335579A (ja) | 1992-11-24 |
| JP3086713B2 JP3086713B2 (ja) | 2000-09-11 |
Family
ID=14424601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03106080A Expired - Fee Related JP3086713B2 (ja) | 1991-05-10 | 1991-05-10 | 静電誘導形半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5304822A (ja) |
| JP (1) | JP3086713B2 (ja) |
| DE (1) | DE4215125C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153690A (en) | 1996-05-29 | 2000-11-28 | Rohm And Haas Company | Method of producing isocyanate-modified latex polymer |
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