JPH04336461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04336461A JPH04336461A JP3107294A JP10729491A JPH04336461A JP H04336461 A JPH04336461 A JP H04336461A JP 3107294 A JP3107294 A JP 3107294A JP 10729491 A JP10729491 A JP 10729491A JP H04336461 A JPH04336461 A JP H04336461A
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- JP
- Japan
- Prior art keywords
- terminals
- semiconductor
- terminal
- semiconductor chip
- semiconductor chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多ビット化に適した半
導体装置に関するものである。
導体装置に関するものである。
【０００２】
【従来の技術】近年、データの高速処理が要求され、多
ビットでデータを取り扱う必要性が生じてきている。例
えば、半導体記憶装置では従来の１ビット構成のものや
４ビット構成のものに代わって、新たに８ビット構成の
ものや１６ビット構成のものが現われてきている。
ビットでデータを取り扱う必要性が生じてきている。例
えば、半導体記憶装置では従来の１ビット構成のものや
４ビット構成のものに代わって、新たに８ビット構成の
ものや１６ビット構成のものが現われてきている。
【０００３】一般に、半導体装置の多ビット化を実現す
るには、半導体装置内に設けられる半導体チップを新た
に開発設計する必要がある。
るには、半導体装置内に設けられる半導体チップを新た
に開発設計する必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た半導体チップの開発設計は、膨大な労力と時間とコス
トを要するものである。
た半導体チップの開発設計は、膨大な労力と時間とコス
トを要するものである。
【０００５】本発明は、このような問題点を解決するも
のであり、既成の半導体チップを用い多ビット構成の半
導体装置を容易に実現することを目的とする。
のであり、既成の半導体チップを用い多ビット構成の半
導体装置を容易に実現することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
、請求項１及び２に係る発明は、それぞれ電源端子、制
御入力端子及びデータ入出力端子を有し、かつ互いに同
一機能を有する一対の半導体チップを用い、各半導体チ
ップの対応する制御入力端子及び対応する電源端子に同
一の制御信号及び電源電圧をそれぞれ入力すると共に、
各半導体チップのデータ入出力端子に異なるデータ信号
を入力することにより、各半導体チップを単独で用いた
場合の２倍のビット構成の半導体装置を実現するもので
ある。
、請求項１及び２に係る発明は、それぞれ電源端子、制
御入力端子及びデータ入出力端子を有し、かつ互いに同
一機能を有する一対の半導体チップを用い、各半導体チ
ップの対応する制御入力端子及び対応する電源端子に同
一の制御信号及び電源電圧をそれぞれ入力すると共に、
各半導体チップのデータ入出力端子に異なるデータ信号
を入力することにより、各半導体チップを単独で用いた
場合の２倍のビット構成の半導体装置を実現するもので
ある。
【０００７】具体的に請求項１の発明が講じた手段は、
それぞれ電源端子、制御入力端子及びデータ入出力端子
を有しかつ互いに同一機能を有する一対の半導体チップ
と、該一対の半導体チップの各半導体チップを表面及び
裏面に対向配置せしめたステージと、複数のインナーリ
ードとを備え、各半導体チップの対応する前記電源端子
同士及び対応する前記制御入力端子同士はそれぞれ同一
のインナーリードに接続され、各半導体チップの前記デ
ータ入出力端子はそれぞれ異なるインナーリードに接続
されている構成とするものである。
それぞれ電源端子、制御入力端子及びデータ入出力端子
を有しかつ互いに同一機能を有する一対の半導体チップ
と、該一対の半導体チップの各半導体チップを表面及び
裏面に対向配置せしめたステージと、複数のインナーリ
ードとを備え、各半導体チップの対応する前記電源端子
同士及び対応する前記制御入力端子同士はそれぞれ同一
のインナーリードに接続され、各半導体チップの前記デ
ータ入出力端子はそれぞれ異なるインナーリードに接続
されている構成とするものである。
【０００８】また、請求項２に係る発明は、それぞれ電
源端子同士、制御入力端子同士及びデータ入出力端子同
士が鏡面対称に配されている一対の半導体チップを用い
ることにより、同一機能を果たすこれらの端子を対向さ
せて半導体装置内の配線を簡略化するものである。
源端子同士、制御入力端子同士及びデータ入出力端子同
士が鏡面対称に配されている一対の半導体チップを用い
ることにより、同一機能を果たすこれらの端子を対向さ
せて半導体装置内の配線を簡略化するものである。
【０００９】具体的には、請求項１の構成に、前記電源
端子同士、前記制御入力端子同士及び前記データ入出力
端子同士がそれぞれ鏡面対称に配置されている構成を付
加するものである。
端子同士、前記制御入力端子同士及び前記データ入出力
端子同士がそれぞれ鏡面対称に配置されている構成を付
加するものである。
【００１０】
【作用】請求項１の発明の構成により、各半導体チップ
の対応する電源端子及び対応する制御入力端子はそれぞ
れ同一のインナーリードに接続され、各半導体チップの
各データ入出力端子はそれぞれ異なるインナーリードに
接続されているため、各半導体チップの対応する制御入
力端子に同一の制御信号が力されると共に、各半導体チ
ップのデータ入出力端子には異なるデータ信号が入力さ
れる。これにより、各半導体チップを単独で用いた場合
の２倍のビット構成を有する半導体装置が実現される。
の対応する電源端子及び対応する制御入力端子はそれぞ
れ同一のインナーリードに接続され、各半導体チップの
各データ入出力端子はそれぞれ異なるインナーリードに
接続されているため、各半導体チップの対応する制御入
力端子に同一の制御信号が力されると共に、各半導体チ
ップのデータ入出力端子には異なるデータ信号が入力さ
れる。これにより、各半導体チップを単独で用いた場合
の２倍のビット構成を有する半導体装置が実現される。
【００１１】また、請求項２の発明の構成により、それ
ぞれ電源端子、制御入力端子及びデータ入出力端子が互
いに鏡面対称に配されている一対の半導体チップが対向
するように配されるため、各半導体チップ上の対応する
電源端子及び対応する制御入力端子を互いに対向するよ
うに配することができる。従って、半導体装置内の配線
を簡略化することができる。
ぞれ電源端子、制御入力端子及びデータ入出力端子が互
いに鏡面対称に配されている一対の半導体チップが対向
するように配されるため、各半導体チップ上の対応する
電源端子及び対応する制御入力端子を互いに対向するよ
うに配することができる。従って、半導体装置内の配線
を簡略化することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１に本発明の一実施例の半導体装置の断
面構成を示す。本実施例の半導体装置は、ステージ３と
、ステージ３の表面及び裏面にそれぞれ対向配置された
第１及び第２の半導体チップ１及び２と、第１及び第２
の半導体チップ１及び２の各端子とワイヤー５を介して
接続されたインナーリード部４，４を有している。図２
（ａ）及び（ｂ）は、本実施例の半導体装置を構成する
第１及び第２の半導体チップ１及び２の平面図及び底面
図であり、第１の半導体チップ１は、データ入出力端子
１０，１１，１５及び１６、電源端子１２及び１７、並
びに制御入力端子１３，１４，１８及び１９を有してい
る。同様に、第２の半導体チップ２は、データ入出力端
子２０，２１，２５及び２６、電源端子２２及び２７、
並びに制御入力端子２３，２４，２８及び２９を有して
いる、第１及び第２の半導体チップ１及び２は互いに同
一機能を有し、それぞれ４ビットの構成を有している。
面構成を示す。本実施例の半導体装置は、ステージ３と
、ステージ３の表面及び裏面にそれぞれ対向配置された
第１及び第２の半導体チップ１及び２と、第１及び第２
の半導体チップ１及び２の各端子とワイヤー５を介して
接続されたインナーリード部４，４を有している。図２
（ａ）及び（ｂ）は、本実施例の半導体装置を構成する
第１及び第２の半導体チップ１及び２の平面図及び底面
図であり、第１の半導体チップ１は、データ入出力端子
１０，１１，１５及び１６、電源端子１２及び１７、並
びに制御入力端子１３，１４，１８及び１９を有してい
る。同様に、第２の半導体チップ２は、データ入出力端
子２０，２１，２５及び２６、電源端子２２及び２７、
並びに制御入力端子２３，２４，２８及び２９を有して
いる、第１及び第２の半導体チップ１及び２は互いに同
一機能を有し、それぞれ４ビットの構成を有している。
【００１４】図３は、図１の半導体装置を第１の半導体
チップ１側から見た平面構成を示しており、第１の半導
体チップ１とインナーリード部４との接続関係を示して
いる。図３に示すように、データ入出力端子１０，１１
，１５及び１６は、それぞれインナーリード部４のイン
ナーリード３１，３３，３８及び４０と接続されている
。また、電源端子１２及び１７は、それぞれインナーリ
ード３４及び４１と接続されている。制御入力端子１３
，１４，１８及び１９は、それぞれインナーリード３５
，３６，４２及び４３とそれぞれ接続されている。
チップ１側から見た平面構成を示しており、第１の半導
体チップ１とインナーリード部４との接続関係を示して
いる。図３に示すように、データ入出力端子１０，１１
，１５及び１６は、それぞれインナーリード部４のイン
ナーリード３１，３３，３８及び４０と接続されている
。また、電源端子１２及び１７は、それぞれインナーリ
ード３４及び４１と接続されている。制御入力端子１３
，１４，１８及び１９は、それぞれインナーリード３５
，３６，４２及び４３とそれぞれ接続されている。
【００１５】図４は、図１の半導体装置を第２の半導体
チップ２側から見た底面構成を示しており、第２の半導
体チップ２とインナーリード部４との接続関係を示して
いる。図４に示すように、データ入出力端子２０，２１
，２５及び２６は、それぞれインナーリード部４のイン
ナーリード３７，３９，３０及び３２と接続されている
。また、電源端子２２及び２７は、それぞれインナーリ
ード４１及び３４と接続されている。制御入力端子２３
，２４，２８及び２９は、それぞれインナーリード４２
，４３，３５及び３６とそれぞれ接続されている。
チップ２側から見た底面構成を示しており、第２の半導
体チップ２とインナーリード部４との接続関係を示して
いる。図４に示すように、データ入出力端子２０，２１
，２５及び２６は、それぞれインナーリード部４のイン
ナーリード３７，３９，３０及び３２と接続されている
。また、電源端子２２及び２７は、それぞれインナーリ
ード４１及び３４と接続されている。制御入力端子２３
，２４，２８及び２９は、それぞれインナーリード４２
，４３，３５及び３６とそれぞれ接続されている。
【００１６】図３及び図４に示されているように、第１
の半導体チップ１の制御入力端子１３と半導体チップ２
の制御入力端子２８とは同一のインナーリード３５に接
続され、従ってこれらの端子１３及び２８には同一の制
御信号が入力される。同様に、制御入力端子１４と２９
とはインナーリード３６に、制御入力端子１８と２３と
はインナーリード４２に、制御入力端子１９と２４とは
インナーリード４３にそれぞれ接続され、従って同一の
インナーリードに接続されたこれらの端子には、それぞ
れ同一の制御信号が入力される。また、第１の半導体チ
ップ１上の電源端子１２と第２の半導体チップ２の電源
端子２７とは同一のインナーリード３４に接続され、従
ってこれらの端子１２及び２７には同一の電源電圧が供
給される。同様に、第１の半導体チップ１上の電源端子
１７と第２の半導体チップ２の電源端子２２とは同一の
インナーリード４１に接続され、従ってこれらの端子１
７及び２２には同一の電源電圧が供給される。また、第
１及び第２の半導体チップ１及び２上のデータ入出力端
子１０，１１，１５，１６，２０，２１，２５及び２６
は、上述のようにそれぞれ異なるインナーリードに接続
されている。
の半導体チップ１の制御入力端子１３と半導体チップ２
の制御入力端子２８とは同一のインナーリード３５に接
続され、従ってこれらの端子１３及び２８には同一の制
御信号が入力される。同様に、制御入力端子１４と２９
とはインナーリード３６に、制御入力端子１８と２３と
はインナーリード４２に、制御入力端子１９と２４とは
インナーリード４３にそれぞれ接続され、従って同一の
インナーリードに接続されたこれらの端子には、それぞ
れ同一の制御信号が入力される。また、第１の半導体チ
ップ１上の電源端子１２と第２の半導体チップ２の電源
端子２７とは同一のインナーリード３４に接続され、従
ってこれらの端子１２及び２７には同一の電源電圧が供
給される。同様に、第１の半導体チップ１上の電源端子
１７と第２の半導体チップ２の電源端子２２とは同一の
インナーリード４１に接続され、従ってこれらの端子１
７及び２２には同一の電源電圧が供給される。また、第
１及び第２の半導体チップ１及び２上のデータ入出力端
子１０，１１，１５，１６，２０，２１，２５及び２６
は、上述のようにそれぞれ異なるインナーリードに接続
されている。
【００１７】上記のように構成された半導体装置は、図
５に示すように、パッケージに収納される。図５に示す
端子５０、５１、５２、５３、５７、５８、５９及び６
０は外部データ入出力端子であり、それぞれインナーリ
ード３０、３１、３２、３３、３７、３８、３９及び４
０に接続されている。また、端子５４及び６１は外部電
源端子であり、それぞれインナーリード３４及び４１に
接続されている。端子５５、５６、６２及び６３は外部
制御入力端子であり、それぞれインナーリード３５、３
６、４２及び４３と接続されている上記構成を有する本
実施例の半導体装置は、以下のように機能する。まず、
外部電源端子５４及び６１に電源を供給する。次に、外
部制御入力端子５５、５６、６２及び６３に制御信号を
入力する。これにより、第１及び第２の半導体チップ１
及び２の制御入力端子１３及び２８，１４及び２９，１
８及び２３並びに１９及び２４に、それぞれ同じ制御信
号が入力される。次に、外部データ入出力端子５０、５
１、５２、５３、５７、５８、５９及び６０に８ビット
のデータを入力する。これにより、外部データ入出力端
子５１、５３、５８及び６０からは第１の半導体チップ
１のデータ入出力端子１０，１１，１５及び１６に４ビ
ットのデータがそれぞれ入力され、外部データ入出力端
子５０、５２、５７及び５９からは第２の半導体チップ
２のデータ入出力端子２５，２６，２０及び２１に４ビ
ットのデータがそれぞれ入力される。このように、本実
施例の半導体装置ではそれぞれ４ビットの第１及び第２
の半導体チップ１及び２を用いて８ビットのデータを取
り扱うことができる。なお、上記の説明では半導体装置
にデータを入力する場合について説明したが、半導体装
置からデータを取り出す場合も同様である。
５に示すように、パッケージに収納される。図５に示す
端子５０、５１、５２、５３、５７、５８、５９及び６
０は外部データ入出力端子であり、それぞれインナーリ
ード３０、３１、３２、３３、３７、３８、３９及び４
０に接続されている。また、端子５４及び６１は外部電
源端子であり、それぞれインナーリード３４及び４１に
接続されている。端子５５、５６、６２及び６３は外部
制御入力端子であり、それぞれインナーリード３５、３
６、４２及び４３と接続されている上記構成を有する本
実施例の半導体装置は、以下のように機能する。まず、
外部電源端子５４及び６１に電源を供給する。次に、外
部制御入力端子５５、５６、６２及び６３に制御信号を
入力する。これにより、第１及び第２の半導体チップ１
及び２の制御入力端子１３及び２８，１４及び２９，１
８及び２３並びに１９及び２４に、それぞれ同じ制御信
号が入力される。次に、外部データ入出力端子５０、５
１、５２、５３、５７、５８、５９及び６０に８ビット
のデータを入力する。これにより、外部データ入出力端
子５１、５３、５８及び６０からは第１の半導体チップ
１のデータ入出力端子１０，１１，１５及び１６に４ビ
ットのデータがそれぞれ入力され、外部データ入出力端
子５０、５２、５７及び５９からは第２の半導体チップ
２のデータ入出力端子２５，２６，２０及び２１に４ビ
ットのデータがそれぞれ入力される。このように、本実
施例の半導体装置ではそれぞれ４ビットの第１及び第２
の半導体チップ１及び２を用いて８ビットのデータを取
り扱うことができる。なお、上記の説明では半導体装置
にデータを入力する場合について説明したが、半導体装
置からデータを取り出す場合も同様である。
【００１８】このように、本実施例の半導体装置によれ
ば、互いに同一機能及び同一端子を有し、各端子の位置
が互いに鏡面対称である第１及び第２の半導体チップ１
及び２をステージ３の両面に対向配置し、第１及び第２
の半導体チップ１及び２の制御入力端子同士及び電源端
子同士に共通の制御信号及び電源電圧をそれぞれ供給し
、第１及び第２の半導体チップ１及び２のそれぞれのデ
ータ入出力端子に異なるデータ信号を入力することによ
り、入出力端子数が４つの半導体チップを２つ用いて入
出力端子数が８つの半導体装置を実現することができる
。
ば、互いに同一機能及び同一端子を有し、各端子の位置
が互いに鏡面対称である第１及び第２の半導体チップ１
及び２をステージ３の両面に対向配置し、第１及び第２
の半導体チップ１及び２の制御入力端子同士及び電源端
子同士に共通の制御信号及び電源電圧をそれぞれ供給し
、第１及び第２の半導体チップ１及び２のそれぞれのデ
ータ入出力端子に異なるデータ信号を入力することによ
り、入出力端子数が４つの半導体チップを２つ用いて入
出力端子数が８つの半導体装置を実現することができる
。
【００１９】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体装置によると、各半導体チップの対応する電
源端子及び対応する制御端子はそれぞれ同一のインナー
リードに接続され、各半導体チップの各データ入出力端
子はそれぞれ異なるインナーリードに接続されているた
め、各半導体チップの対応する制御入力端子に同一の制
御信号が力されると共に、各半導体チップのデータ入出
力端子には異なるデータ信号が入力される。これにより
、各半導体チップを単独で用いた場合の２倍のビット構
成を有する半導体装置が実現され、新たに多ビット構成
の半導体チップを開発設計する必要がなくなり、労力、
コスト、時間等を大幅に削減することが可能となる。
係る半導体装置によると、各半導体チップの対応する電
源端子及び対応する制御端子はそれぞれ同一のインナー
リードに接続され、各半導体チップの各データ入出力端
子はそれぞれ異なるインナーリードに接続されているた
め、各半導体チップの対応する制御入力端子に同一の制
御信号が力されると共に、各半導体チップのデータ入出
力端子には異なるデータ信号が入力される。これにより
、各半導体チップを単独で用いた場合の２倍のビット構
成を有する半導体装置が実現され、新たに多ビット構成
の半導体チップを開発設計する必要がなくなり、労力、
コスト、時間等を大幅に削減することが可能となる。
【００２０】また、請求項２の発明に係る半導体装置に
よると、同一機能を有する端子が互いに鏡面対称に配さ
れている一対の半導体チップが互いに対向するように配
置されるため、各半導体チップ上の電源端子及び制御入
力端子を互いに対向するように配置することができる。 従って、半導体装置内の配線を簡略化することができる
。
よると、同一機能を有する端子が互いに鏡面対称に配さ
れている一対の半導体チップが互いに対向するように配
置されるため、各半導体チップ上の電源端子及び制御入
力端子を互いに対向するように配置することができる。 従って、半導体装置内の配線を簡略化することができる
。
【図１】本発明の一実施例の半導体装置の断面図である
。
。
【図２】（ａ）は図１の半導体装置を構成する第１の半
導体チップの平面図、（ｂ）は図１の半導体装置を構成
する第２の半導体チップの底面図である。
導体チップの平面図、（ｂ）は図１の半導体装置を構成
する第２の半導体チップの底面図である。
【図３】図１に示す半導体装置の平面図である。
【図４】図１に示す半導体装置の底面図である。
【図５】図１の半導体装置を収納したパッケージの平面
図である。
図である。
１ 半導体チップ
２ 半導体チップ
３ ステージ
４ インナーリード部
５ ワイヤー
１０ データ入出力端子
１１ データ入出力端子
１２ 電源端子
１３ 制御入力端子
１４ 制御入力端子
１５ データ入出力端子
１６ データ入出力端子
１７ 電源端子
１８ 制御入力端子
１９ 制御入力端子
２０ データ入出力端子
２１ データ入出力端子
２２ 電源端子
２３ 制御入力端子
２４ 制御入力端子
２５ データ入出力端子
２６ データ入出力端子
２７ 電源端子
２８ 制御入力端子
２９ 制御入力端子
３０ インナーリード
３１ インナーリード
３２ インナーリード
３３ インナーリード
３４ インナーリード
３５ インナーリード
３６ インナーリード
３７ インナーリード
３８ インナーリード
３９ インナーリード
４０ インナーリード
４１ インナーリード
４２ インナーリード
４３ インナーリード
Claims (2)
- 【請求項１】 それぞれ電源端子、制御入力端子及び
データ入出力端子を有しかつ互いに同一機能を有する一
対の半導体チップと、該一対の半導体チップの各半導体
チップを表面及び裏面に対向配置せしめたステージと、
複数のインナーリードとを備え、各半導体チップの対応
する前記電源端子同士及び対応する前記制御入力端子同
士はそれぞれ同一のインナーリードに接続され、各半導
体チップの前記データ入出力端子はそれぞれ異なるイン
ナーリードに接続されていることを特徴とする半導体装
置。 - 【請求項２】前記一対の半導体チップのそれぞれにおい
て、前記電源端子同士、前記制御入力端子同士及び前記
データ入出力端子同士はそれぞれ鏡面対称に配置されて
いることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107294A JPH04336461A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107294A JPH04336461A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336461A true JPH04336461A (ja) | 1992-11-24 |
Family
ID=14455458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107294A Pending JPH04336461A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949139A (en) * | 1997-04-25 | 1999-09-07 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
-
1991
- 1991-05-13 JP JP3107294A patent/JPH04336461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949139A (en) * | 1997-04-25 | 1999-09-07 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
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