JPS63107316A - ゲ−トアレ−のクロツク分配構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にゲートアレーの
クロックを分配する構造に関する。

〔従来の技術〕

近年、半導体集積回路の中で、ゲートアレーは、所望す
る回路機能が短納期で実現出来る為、市場が急速に拡大
しつつあシ、スイッチングスピードの高速化、および大
規模化が急速に進んで来ている。

この様なゲートアレーの内、特にＣＭＯＳゲートアレー
はその消費電力の少なさゆえに大規模化が進んでおり、
現在市場には２０〜４０にゲートのゲートアレーが発売
されている。従来のこういったゲートアレーでは第４図
に示す回路図の例の様にＤ−７リツプ７０ツブ（以下Ｄ
−ＦＦと記す）や、シフトレジスター、カウンター回路
等の回路ブロック２が必ずといっていいほど用いられ、
これら回路ブロック２間が配線（図示せず）されて回路
が構成されている。クロック信号は外部から供給され友
り、内部で作られたりするが、かかるクロック信号はク
ロックドライバー１を介して各回路ブロック２に供給さ
れている。

ゲートアレーの回路ブロック２の選択や回路ブロック２
間の配線は一般的にＣＡＤ技術によって自動的に行なわ
れる事が多い。かかる回路ブロック２の自動選択および
クロック信号供給の配線結果の１例を第５図に示す。ク
ロックドライバー１やＤ−ＦＦ等クロック入力を必要と
する選択された回路ブロック２の横方向は実線で示され
る１層目配線で接続され、縦方向は点線で示される２ｉ
ｉｉ目配線で接続される。かかる第４図に示すゲートア
レーとして実現された回路においては、配線抵抗及び、
配線容量、ブロックの入力容量、スルーホール抵抗等が
寄生的に含まれておシ、クロックトライバ１からの電気
的等価回路は第６図の様に表わされる。このためクロッ
クを供給する配線を全体としてみると分布定数回路とし
て考える必要がある。第６図において、２０〜２３はク
ロック配線の途中の節点、３０〜３３は配線抵抗やスル
ーホール抵抗等の抵抗、４０〜４３は配線容量や各ブロ
ックの入力端子容量を表わしている。

〔発明が解決しようとする問題点〕

従って、従来のクロック信号供給配線では節点２０と２
１とでのクロック信号の伝達時間を比べると、節点２１
の方が大きく、同様に接点２１と２２を比較しても節点
２２のクロック信号の伝達時間の力が長い。すなわち、
配線が長くなればなるほど、クロックドライバー１のす
ぐ近くとクロックドライバー１からなり離れた所とのク
ロック信号の伝達時間の差は大きくなるという問題点が
ある。

一般に、クロック信号を使用した回路では上記の様な回
路ブロック間のクロック信号の伝達時間の差は小さいほ
どよく、大きくなるとゲートアレーが所期の回路機能を
果さなくなくなる。こういった伝達時間の差は一般的に
スキューと呼ばれている。

ゲートアレーでは一般に配線材料はアルミニウムが多く
用いられており、アルミニウムの層抵抗はさほど大きく
ないが、多層配線におけるスルーホール抵抗は数Ω〜数
十Ω程度まで大きくなる場合がある為、クロック信号の
スキューはチップサイズの増大に伴ない配線は長くなシ
、スルーホールの数も増えるので急激に悪化して来ると
いう問題がある。

従って、本発明の目的は、クロックスキューの小さいク
ロック信号の分配構造を提供するものでめる。

〔間起点を解決するための手段〕

本発明のクロック分配構造はクロック信号が供給される
ブロックを囲む様にクロックバス配線を有し、このクロ
ックバス配線が各々の回路ブロックのクロック端子に接
続されている。望ましくはクロックバス配線は格子状に
設けられている。

本発明によればクロックバス配線の等何曲分布客種“及
び配線抵抗は小さくなるのでスキューをより少なくでき
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図に本発明の一実施例の配線例である。クロックド
ライバー１から供給されるクロック信号を供給するクロ
ックバス３はＤ−ＦＦ等の回路ブロック２もしくは複数
の回路ブロック２を囲む様に配線されている。クロック
バス３は実線で示した１層目配線と点線で示した２層目
配線で構成されている。各回路ブロック２のクロック端
子にはクロックバス３に接続される配線が横力向の１層
目配線と縦方向の２ｒ＠目配線でクロック信号か供給さ
れている。かかる第１図の回路のクロ、クバス３を等何
曲に表わすと、第２囚の等価回路図の様になる。図中、
３０〜３３．３０’〜３３′。

３０“〜３３“、３４．３５は配線及びスルーホール等
による抵抗成分を表わしている。４０〜４３゜４０′〜
４３’、４０“〜４３“は配線容量及び、ブロックの入
力容量等の容１成分に表わしている。

３４．３５は、クロックバス３間の接続点を表わしてい
る。従って抵抗成分３４．３５で各配線系列が接続され
ているのでも配縁系列間のクロック信号の伝達時間の差
は小さくなりクロックのスキューのチップ内バラツキは
低くなる。

また、配線が実質的に格子状となっている為、電流が５
散される為、配線のマづグレーシ、ンに対して有利とな
るという利点もめる。

第３図は、本発鴫の他の実施例を示すブロック図である
。クロックドライバー１は、Ｄ−ＦＦ等の回路ブロック
２の１つ又は複数を凹むクロックバス３の配線の外側に
設けた例である。この場合もクロックドライバー１から
のスキューは格子状に配線する事によって第１図に示し
た一実施例と同様にチップ内のクロックスキューは小さ
く抑えること力・出来る。

第１図に示した一実施例ではクロックドライバーはほぼ
中心にあったので、周辺部でのスキューの差はほとんど
ないのに対して、ＡｆＪ３図の他の実施例ではクロック
バス３配線の外側にクロックドライバー１が存在する為
に、クロックドライバー１から遠い所でのクロックスキ
ューはヤヤ大きくなるが、クロックバス３によっである
程度にクロ、クスキーーは低く抑えらｎる。また、ゲー
トアレーにおいては通常チップ周辺部に設けら几る出力
容量の大きい入出カブロックをクロックドライバー１と
して使用でき強力なりロックドライバー１を構成して多
数の負荷を駆動出来るという利点もある。

〔発明の効果〕

以上、説明した様に、本発明は、信号が供給されるプロ
、りを囲む様にクロックバス配線を設は格子状となる様
にクロックドライバーからの配線を行なう事によってク
ロックスキュの少ないゲートアレーを実現出来る。

また、格子状に配線することによって電流の集中が避け
られる為、配線のマイグレーションに対しても有利とな
る。

【図面の簡単な説明】

第１図は、本発明の一実施例によるクロックバス１の配
線構造を示すブロック図、第２図は第１図に示したクロ
ックパス配線構造の等価回路図、第３図は本発明の他の
実施例によるクロックバスの配線構造を示すブロック図
、第４図は従来のクロック信号供給構造を示す回路概念
図、第５図は従来のクロック信号供給構造を示すブロッ
ク図、第６図は第５図に示したクロック信号供給構造の
等価回路図である。 １・・・・・・クロ、クドライバー、２・・・・・・回
路ブロック、３・・・・・・クロックハス、２０〜２３
・・・・・・クロック配線の節点、３０〜３５．３０’
〜３３’、３０”〜３３″・・・・・・寄生抵抗、４０
〜４３，４０“〜４３“、４０“〜４３“・・・・・・
寄生容量 椿／図 蒋２図 躬３図 泊４図 拾５図 第乙図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路上にクロックドライバーと回路ブロ
   ックドとクロッ クドライバーから供給されるクロック信号が与えられる
   クロックバスとを有し、該クロックバスは前記回路ブロ
   ックの１つ又は複数を囲む様に配線されていることを特
   徴とするゲートアレーのクロック分配構造。 ２、前記クロックバスは格子状に設けられていることを
   特徴とする特許請求の範囲第１項記載のゲートアレーの
   クロック分配構造。