JPS6373548A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6373548A JPS6373548A JP21837386A JP21837386A JPS6373548A JP S6373548 A JPS6373548 A JP S6373548A JP 21837386 A JP21837386 A JP 21837386A JP 21837386 A JP21837386 A JP 21837386A JP S6373548 A JPS6373548 A JP S6373548A
- Authority
- JP
- Japan
- Prior art keywords
- signal selection
- stage signal
- circuit
- stage
- signal selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号選択回路からなる半導体集積回路に関する
ものである。
ものである。
従来、この種の信号選択回路の集積回路上の配ａｒｉ、
集積回路上の任意の個所で行われ、配線長の均等化等を
と〈Ｋ考慮せず配置されていた。
集積回路上の任意の個所で行われ、配線長の均等化等を
と〈Ｋ考慮せず配置されていた。
従来の信号選択回路の一例として、第３図の回路図に示
す回路は、第４図の配置図に示すように配置されていた
０図において、初段信号選択回路１０〜１７は、入力端
子Ｄｏ、ＤＩに入る入力信号を制御端子Ｇｏ、Ｇｌに供
給される制御信号により制御し、入力端子ＤＯ，Ｄｉの
うち、いづれか一方を出力する回路であシ、インバータ
２０ｒｉ制御入力信号ＡＯを反転して制御端子Ｇ１に供
給する。また１次段信号選択回路１８ｒｉ、初段信号選
択回路１０〜１７の各出力を各端子ＤＯ〜Ｄ７に入力し
、制御入力端子ＧＯ〜Ｇ７の制御によシいづれか１つを
出力Ｏに出力する選択回路であシ。
す回路は、第４図の配置図に示すように配置されていた
０図において、初段信号選択回路１０〜１７は、入力端
子Ｄｏ、ＤＩに入る入力信号を制御端子Ｇｏ、Ｇｌに供
給される制御信号により制御し、入力端子ＤＯ，Ｄｉの
うち、いづれか一方を出力する回路であシ、インバータ
２０ｒｉ制御入力信号ＡＯを反転して制御端子Ｇ１に供
給する。また１次段信号選択回路１８ｒｉ、初段信号選
択回路１０〜１７の各出力を各端子ＤＯ〜Ｄ７に入力し
、制御入力端子ＧＯ〜Ｇ７の制御によシいづれか１つを
出力Ｏに出力する選択回路であシ。
デコーダ回路２１ｒｉ、信号選択回路１８の制御入力端
子ＧＯ〜Ｇ７のうちいづれか１つをオン（ＯＮ）とする
信号を３人力ＢＯ〜Ｂ２によシ発生するためのデコーダ
である。
子ＧＯ〜Ｇ７のうちいづれか１つをオン（ＯＮ）とする
信号を３人力ＢＯ〜Ｂ２によシ発生するためのデコーダ
である。
この信号選択回路の配置は、第４図の集積回路チップに
示すように、初段の信号選択回路１０〜１７と１次段の
信号選択回路１８とがこの順序で順番に配置されていた
。
示すように、初段の信号選択回路１０〜１７と１次段の
信号選択回路１８とがこの順序で順番に配置されていた
。
上述した従来の信号選択回路の集積回路チップ１００／
上の配置においては、初段の選択回路１０〜１７が次段
の選択回路１８と距離が回路によシ異なるため、レイア
ウト上の配線容量の差によ〕。
上の配置においては、初段の選択回路１０〜１７が次段
の選択回路１８と距離が回路によシ異なるため、レイア
ウト上の配線容量の差によ〕。
信号入力から信号出力までの遅延時間にばらつきが出る
という欠点がある。
という欠点がある。
本発明の目的は、このような欠点を除き、信号遅延時間
のばらつきをなくシ、動作を安定化した半導体集積回路
を提供することにある。
のばらつきをなくシ、動作を安定化した半導体集積回路
を提供することにある。
本発明の構成は、要人力信号を選択信号によって選択し
て出力する信号選択回路が集積回路チップ上に複数の初
段信号選択回路の後に次段信号選択回路を縦続接続して
なる半導体集積回路において、前記次段信号選択回路の
周辺に前記複数の初段信号選択回路を配置してこれら各
初段信号選択回路から前記次段信号選択回路までの配線
距離を等しくなるようにしたことを特徴とする。
て出力する信号選択回路が集積回路チップ上に複数の初
段信号選択回路の後に次段信号選択回路を縦続接続して
なる半導体集積回路において、前記次段信号選択回路の
周辺に前記複数の初段信号選択回路を配置してこれら各
初段信号選択回路から前記次段信号選択回路までの配線
距離を等しくなるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の集積回路チップの配置図で
ある０図中ｓ １０〜１７ｒｊ第３図の信号選択回路の
初段の信号選択回路であシ、１８は次段の信号選択回路
を示す、この図から解るように各信号選択回路１０〜１
７と次段の信号選択回路１８とのチップ上の配置が等距
離になるように。
ある０図中ｓ １０〜１７ｒｊ第３図の信号選択回路の
初段の信号選択回路であシ、１８は次段の信号選択回路
を示す、この図から解るように各信号選択回路１０〜１
７と次段の信号選択回路１８とのチップ上の配置が等距
離になるように。
次段信号選択回路１８が中心に配置されている。
従って、初段の信号選択回路１０〜１７と次段の信号選
択回路１８との間の配線長は、全てについてほぼ同じと
なるので、信号の遅延時間を等しく揃えることができる
。
択回路１８との間の配線長は、全てについてほぼ同じと
なるので、信号の遅延時間を等しく揃えることができる
。
第２図は本発明の第２の実施例の配置図である。
この図において、信号選択回路ｌＯＯ〜１０７Ｉ／ｉ第
１図における二段の信号選択回路１００に相当し、これ
ら信号選択回路１００〜１０７の各出力は各々３段目の
信号選択回路２００に接続され。
１図における二段の信号選択回路１００に相当し、これ
ら信号選択回路１００〜１０７の各出力は各々３段目の
信号選択回路２００に接続され。
この３段目の信号選択回路２００が、各信号選択回路１
００〜１０７の中心にあるので、入力信号によらず出力
までの遅延時間を同じとすることができる。
００〜１０７の中心にあるので、入力信号によらず出力
までの遅延時間を同じとすることができる。
本実施例では、第１段、第２段をまとめて配置したもの
を第３段の信号選択回路の周囲に配置している。このよ
うに入力信号が多い回路の配置には特に有効となシ、信
号ルートによらず遅延時間を一定にできるという利点が
ある。
を第３段の信号選択回路の周囲に配置している。このよ
うに入力信号が多い回路の配置には特に有効となシ、信
号ルートによらず遅延時間を一定にできるという利点が
ある。
以上説明したように１本発明は初段の信号選択回路を次
段信号選択回路の周辺に配置することにより、人力から
出力までの遅延時間を信号経路によらず等しくでき、信
号選択回路の動作を安定にできるという効果がある。
段信号選択回路の周辺に配置することにより、人力から
出力までの遅延時間を信号経路によらず等しくでき、信
号選択回路の動作を安定にできるという効果がある。
第１図は本発明の一実施例の集積回路チップの配置図、
第２図は本発明の第２の実施例の配置図。 第３図は従来の信号選択回路の一例の回路図、第４図は
第３図の信号選択回路の一例の回路配置図である。 １０〜１７・・・・・・初段信号選択回路、１８・・・
・・・次段信号選択回路、２０・・・・・・インバータ
、２１・・・・・・デコーダ回路、１００〜１０７，２
００・・・・・・２段構成の信号選択回路。
第２図は本発明の第２の実施例の配置図。 第３図は従来の信号選択回路の一例の回路図、第４図は
第３図の信号選択回路の一例の回路配置図である。 １０〜１７・・・・・・初段信号選択回路、１８・・・
・・・次段信号選択回路、２０・・・・・・インバータ
、２１・・・・・・デコーダ回路、１００〜１０７，２
００・・・・・・２段構成の信号選択回路。
Claims (1)
- 多入力信号を選択信号によって選択して出力する信号選
択回路が集積回路チップ上に複数の初段信号選択回路の
後に次段信号選択回路を縦続接続してなる半導体集積回
路において、前記次段信号選択回路の周辺に前記複数の
初段信号選択回路を配置してこれら各初段信号選択回路
から前記次段信号選択回路までの配線距離を等しくなる
ようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21837386A JPS6373548A (ja) | 1986-09-16 | 1986-09-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21837386A JPS6373548A (ja) | 1986-09-16 | 1986-09-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373548A true JPS6373548A (ja) | 1988-04-04 |
Family
ID=16718876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21837386A Pending JPS6373548A (ja) | 1986-09-16 | 1986-09-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373548A (ja) |
-
1986
- 1986-09-16 JP JP21837386A patent/JPS6373548A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880010573A (ko) | 대규모 반도체 논리장치 | |
| US4093993A (en) | Bit-slice type large scale integrated circuit with multiple functions on a one-chip semiconductor device | |
| JPS6373548A (ja) | 半導体集積回路 | |
| JPH07169911A (ja) | インターディジタルキャパシター | |
| JPH04274358A (ja) | 半導体ｌｓｉのクロックドライブ回路 | |
| JPS6441257A (en) | Lsi | |
| JPH02139957A (ja) | 半導体集積回路 | |
| JPS63158850A (ja) | 半導体装置 | |
| JP2569765B2 (ja) | 信号処理集積回路装置 | |
| KR950004859B1 (ko) | 전력소비 절감용 센스증폭기 제어회로 | |
| JP2765367B2 (ja) | マスクパターン設計方法 | |
| JPH02202113A (ja) | 出力回路 | |
| JPS6216693Y2 (ja) | ||
| JPS6235273A (ja) | 出力バツフア試験方式 | |
| JPH01195723A (ja) | デコーダ回路 | |
| JPH01123338A (ja) | マイクロコンピュータシステム | |
| JPH03130998A (ja) | 半導体集積回路 | |
| JPS5679532A (en) | Logic circuit | |
| JPH01116847A (ja) | 半導体集積回路 | |
| JPH01125009A (ja) | 出力回路 | |
| JPH10144868A (ja) | 半導体集積回路に用いる容量の配線方法 | |
| JPS62140588U (ja) | ||
| JPS6127024A (ja) | 選択回路 | |
| JPS63209321A (ja) | 大規模集積回路の内部回路切換装置 | |
| JPS63193717A (ja) | 半導体装置 |