JPH04337657A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
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- JPH04337657A JPH04337657A JP3109163A JP10916391A JPH04337657A JP H04337657 A JPH04337657 A JP H04337657A JP 3109163 A JP3109163 A JP 3109163A JP 10916391 A JP10916391 A JP 10916391A JP H04337657 A JPH04337657 A JP H04337657A
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- JP
- Japan
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- plating layer
- plating
- lead frame
- layer
- lead
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置用リードフ
レームに関する。
レームに関する。
【０００２】
【従来の技術】半導体装置用リードフレームは、図４に
示すように一般には半導体チップ載置部７、インナーリ
ード部５、アウターリード部３、外枠部２などからなる
。
示すように一般には半導体チップ載置部７、インナーリ
ード部５、アウターリード部３、外枠部２などからなる
。
【０００３】半導体パッケージの製造方法は、図５に示
すように半導体チップ載置部７上に半導体チップ１３を
ボンディングした後、半導体チップの電極部とインナー
リード部５の先端部６のＡｇめっき層１０をＡｕなどの
極細線（Ａｕワイヤ）１２でワイヤボンディング（Ｗ／
Ｂ）する。この後、モールド樹脂１４でモールドされる
。さらに、半導体パッケージをプリント基板上に取り付
ける際の装着性を良くするために、リードフレームの外
枠部２を切った後、アウターリード部３を含む部分には
んだめっき層（Ｓｍ−Ｐｂ合金めっき層）１１を設けて
完成品とする。
すように半導体チップ載置部７上に半導体チップ１３を
ボンディングした後、半導体チップの電極部とインナー
リード部５の先端部６のＡｇめっき層１０をＡｕなどの
極細線（Ａｕワイヤ）１２でワイヤボンディング（Ｗ／
Ｂ）する。この後、モールド樹脂１４でモールドされる
。さらに、半導体パッケージをプリント基板上に取り付
ける際の装着性を良くするために、リードフレームの外
枠部２を切った後、アウターリード部３を含む部分には
んだめっき層（Ｓｍ−Ｐｂ合金めっき層）１１を設けて
完成品とする。
【０００４】しかし、このようなプロセスでは、組立後
にアウターリード部をディップする溶融めっき時の２０
０℃を超える加熱のため、熱衝撃を受け、レジンモール
ドにクラックが発生する場合がある。また、この方法は
生産性も悪くコスト高となる。さらに、溶融めっき時に
使用するフラックスにより半導体パッケージやアウター
リード部などが汚染され、半導体の信頼性を低下させる
原因になっている。このような問題を解決するために、
近年、リードフレームの段階で、予めＷ／Ｂ性、はんだ
付け性の良いパラジウム（Ｐｄ）を表面処理膜として設
ける技術が検討されている。
にアウターリード部をディップする溶融めっき時の２０
０℃を超える加熱のため、熱衝撃を受け、レジンモール
ドにクラックが発生する場合がある。また、この方法は
生産性も悪くコスト高となる。さらに、溶融めっき時に
使用するフラックスにより半導体パッケージやアウター
リード部などが汚染され、半導体の信頼性を低下させる
原因になっている。このような問題を解決するために、
近年、リードフレームの段階で、予めＷ／Ｂ性、はんだ
付け性の良いパラジウム（Ｐｄ）を表面処理膜として設
ける技術が検討されている。
【０００５】
【発明が解決しようとする課題】半導体組立後のアウタ
ーリード部にはんだめっき層を設ける方法では、溶融め
っき時の加熱による熱衝撃、レジンモールドのクラック
発生、フラックス使用による半導体パッケージやアウタ
ーリード部の汚染など耐湿性の低下が避けられなかった
。さらに半導体製造メーカーが半導体を出荷するまでに
かかる時間の大半をこの完成品めっき工程が占めるため
、製品の短納期化の障害となっていた。また、半導体組
立工程における生産性の向上を考えた場合、完成品めっ
きは、外注に頼るため、ラインの一貫自動化に対処する
ことができず、人件費の削減、コスト低減等において問
題となる点が多かった。
ーリード部にはんだめっき層を設ける方法では、溶融め
っき時の加熱による熱衝撃、レジンモールドのクラック
発生、フラックス使用による半導体パッケージやアウタ
ーリード部の汚染など耐湿性の低下が避けられなかった
。さらに半導体製造メーカーが半導体を出荷するまでに
かかる時間の大半をこの完成品めっき工程が占めるため
、製品の短納期化の障害となっていた。また、半導体組
立工程における生産性の向上を考えた場合、完成品めっ
きは、外注に頼るため、ラインの一貫自動化に対処する
ことができず、人件費の削減、コスト低減等において問
題となる点が多かった。
【０００６】あらかじめ、リードフレーム最表面にＰｄ
めっき層を設けたリードフレームは、一色でＷ／Ｂ性お
よびはんだ付け性が良いため、めっき工程も簡略化でき
る。そのため、最近では、Ａｇめっきおよびはんだめっ
きを予め設けたリードフレームに代わって注目される技
術となっている。しかしＰｄの値段が高いことから、薄
くめっきを行なわなければならず、Ｐｄめっき膜自体に
ピンホールが多くあり、半導体組立時の３００℃近辺の
加熱後、下地金属およびＰｄ自身の酸化が起こり、Ｗ／
Ｂ性、はんだ付け性等のめっき膜特性が低下するという
問題があった。
めっき層を設けたリードフレームは、一色でＷ／Ｂ性お
よびはんだ付け性が良いため、めっき工程も簡略化でき
る。そのため、最近では、Ａｇめっきおよびはんだめっ
きを予め設けたリードフレームに代わって注目される技
術となっている。しかしＰｄの値段が高いことから、薄
くめっきを行なわなければならず、Ｐｄめっき膜自体に
ピンホールが多くあり、半導体組立時の３００℃近辺の
加熱後、下地金属およびＰｄ自身の酸化が起こり、Ｗ／
Ｂ性、はんだ付け性等のめっき膜特性が低下するという
問題があった。
【０００７】本発明は、表面処理膜の耐熱性を大幅に向
上させ、優れた特性を得ることを可能とし、さらに、Ｐ
ｄ一層のときよりも安い価格で、高品質の表面処理膜が
得られる半導体装置用リードフレームを提供することを
目的としている。
上させ、優れた特性を得ることを可能とし、さらに、Ｐ
ｄ一層のときよりも安い価格で、高品質の表面処理膜が
得られる半導体装置用リードフレームを提供することを
目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、インナーリード部およびアウターリ
ード部を有する半導体装置用のリードフレームであって
、前記リードフレームの全面にＮｉ系めっき層を有し、
その上層の少なくともインナーリード部およびアウター
リード部にＰｄまたはＰｄ合金めっき層を有し、さらに
その上層の少なくともインナーリード部およびアウター
リード部にＡｕめっき層を有することを特徴とする半導
体装置用リードフレームが提供される。
に本発明によれば、インナーリード部およびアウターリ
ード部を有する半導体装置用のリードフレームであって
、前記リードフレームの全面にＮｉ系めっき層を有し、
その上層の少なくともインナーリード部およびアウター
リード部にＰｄまたはＰｄ合金めっき層を有し、さらに
その上層の少なくともインナーリード部およびアウター
リード部にＡｕめっき層を有することを特徴とする半導
体装置用リードフレームが提供される。
【０００９】以下に本発明をさらに詳細に説明する。
【００１０】図１は、本発明の一実施例を示す半導体装
置用リードフレームを用いたパッケージの断面図である
。本発明のリードフレームの形状は図４に示すものと同
様であって、インナーリード部５およびアウターリード
部３を有する。
置用リードフレームを用いたパッケージの断面図である
。本発明のリードフレームの形状は図４に示すものと同
様であって、インナーリード部５およびアウターリード
部３を有する。
【００１１】本発明は、前記図４に示す形状のリードフ
レーム１の全面にＮｉ系めっき層９を有し、その上層に
ＰｄまたはＰｄ合金めっき層１５を、さらにその上層に
Ａｕめっき層を有する。
レーム１の全面にＮｉ系めっき層９を有し、その上層に
ＰｄまたはＰｄ合金めっき層１５を、さらにその上層に
Ａｕめっき層を有する。
【００１２】前記リードフレーム材としては、一般にＣ
ｕ合金またはＦｅ合金を挙げることができるが、これに
限るものではない。前記Ｎｉ系めっき層９は、拡散防止
および耐食性向上のために設けるもので、一般に無光沢
または光沢めっきがワット浴を用いて行なわれ、層厚は
０．１〜５μｍ 程度でよい。前記層厚は５μｍ 超で
もよいが１０μｍ 以上になると曲げ加工時にクラック
発生の恐れがある。
ｕ合金またはＦｅ合金を挙げることができるが、これに
限るものではない。前記Ｎｉ系めっき層９は、拡散防止
および耐食性向上のために設けるもので、一般に無光沢
または光沢めっきがワット浴を用いて行なわれ、層厚は
０．１〜５μｍ 程度でよい。前記層厚は５μｍ 超で
もよいが１０μｍ 以上になると曲げ加工時にクラック
発生の恐れがある。
【００１３】前記Ｎｉ系めっき層９の上層にはＰｄまた
はＰｄ合金めっき層１５が設けられる。このＰｄまたは
Ｐｄ合金めっき層１５は少なくともインナーリード部５
およびアウターリード部３に設け、Ｗ／Ｂ性、はんだ付
け性を付与するが高価であるから層厚を余り厚くしない
方が有利で、０．０１μｍ 以上であればよい。このＰ
ｄまたはＰｄ合金めっきは公知の方法で設けることがで
きる。
はＰｄ合金めっき層１５が設けられる。このＰｄまたは
Ｐｄ合金めっき層１５は少なくともインナーリード部５
およびアウターリード部３に設け、Ｗ／Ｂ性、はんだ付
け性を付与するが高価であるから層厚を余り厚くしない
方が有利で、０．０１μｍ 以上であればよい。このＰ
ｄまたはＰｄ合金めっきは公知の方法で設けることがで
きる。
【００１４】本発明では、前記ＰｄまたはＰｄ合金めつ
き層１５の上にＡｕめっき層１６を設ける。このＡｕめ
っき層１６は少なくともインナーリード部５およびアウ
ターリード部３に設ける。これにより低コストで半導体
組立時の耐熱性を大幅に向上することができる。Ａｕめ
っき層１６の厚さは０．０１μｍ 以上あれば半導体組
立後も優れたＷ／Ｂ性、はんだ付け性を保つことができ
る。
き層１５の上にＡｕめっき層１６を設ける。このＡｕめ
っき層１６は少なくともインナーリード部５およびアウ
ターリード部３に設ける。これにより低コストで半導体
組立時の耐熱性を大幅に向上することができる。Ａｕめ
っき層１６の厚さは０．０１μｍ 以上あれば半導体組
立後も優れたＷ／Ｂ性、はんだ付け性を保つことができ
る。
【００１５】
【実施例】以下に本発明を実施例に基づき具体的に説明
する。
する。
【００１６】（実施例１）Ｃｕ合金リードフレーム全面
に、無光沢Ｎｉめっきを０．５μｍ 設けた。その後リ
ードフレームのインナーリード部とアウターリード部に
それぞれＰｄめっきを０．０５μｍ 行なった。さらに
、その上層にＡｕめっきを０．０２μｍ 行なった。な
お、各めっき厚は蛍光Ｘ線膜厚計により測定した。めっ
条件は、以下のとおりである。 無光沢Ｎｉめっき（ワット浴） ＮｉＳＯ４ ・６Ｈ２ Ｏ ２５０ｇ／
ｌ 温度 ５５℃ ＮｉＣ
ｌ２ ・６Ｈ２ Ｏ ５０ｇ／ｌ 電
流密度 ４Ａ／ｄｍ２ Ｈ３ ＢＯ３
５０ｇ／ｌ
アノード Ｎｉ板 Ｐｄめっき液：パラデック
スＨＳ（田中貴金属工業（株）製） 金属Ｐｄ濃
度 １０ｇ／ｌ 電流密度 １
Ａ／ｄｍ２ 温 度 ６
０℃ アノード 白金めっき
チンタン板 Ａｕめっき液：テンペレックス７０２（
田中貴金属工業（株）製） 金属Ａｕ濃度
１５ｇ／ｌ 温度
７０℃ 電流密度
０．５Ａ／ｄｍ２ アノード
白金めっきチタン板
に、無光沢Ｎｉめっきを０．５μｍ 設けた。その後リ
ードフレームのインナーリード部とアウターリード部に
それぞれＰｄめっきを０．０５μｍ 行なった。さらに
、その上層にＡｕめっきを０．０２μｍ 行なった。な
お、各めっき厚は蛍光Ｘ線膜厚計により測定した。めっ
条件は、以下のとおりである。 無光沢Ｎｉめっき（ワット浴） ＮｉＳＯ４ ・６Ｈ２ Ｏ ２５０ｇ／
ｌ 温度 ５５℃ ＮｉＣ
ｌ２ ・６Ｈ２ Ｏ ５０ｇ／ｌ 電
流密度 ４Ａ／ｄｍ２ Ｈ３ ＢＯ３
５０ｇ／ｌ
アノード Ｎｉ板 Ｐｄめっき液：パラデック
スＨＳ（田中貴金属工業（株）製） 金属Ｐｄ濃
度 １０ｇ／ｌ 電流密度 １
Ａ／ｄｍ２ 温 度 ６
０℃ アノード 白金めっき
チンタン板 Ａｕめっき液：テンペレックス７０２（
田中貴金属工業（株）製） 金属Ａｕ濃度
１５ｇ／ｌ 温度
７０℃ 電流密度
０．５Ａ／ｄｍ２ アノード
白金めっきチタン板
【００１７】次に、比較
のために、上記実施例１のＰｄめっきまで行なったもの
を用いた。このときＰｄめっき厚は、それぞれ０．０５
μｍ （比較例１）および０．５μｍ（比較例２）とし
た（表１参照）。
のために、上記実施例１のＰｄめっきまで行なったもの
を用いた。このときＰｄめっき厚は、それぞれ０．０５
μｍ （比較例１）および０．５μｍ（比較例２）とし
た（表１参照）。
【００１８】（実施例２）Ｆｅ合金リードフレーム全面
に光沢Ｎｉめっきを０．５μｍ 設けた後、Ｐｄ−Ｎｉ
めっきを０．１μｍ 行ない、さらにＡｕめっきを０．
０２μｍ 行なった。各めっき厚は蛍光Ｘ線膜厚計によ
り測定した。なお、めっき条件は以下のとおりである。 光沢Ｎｉめっき（ワット浴） ＮｉＳＯ４ ・６Ｈ２ Ｏ ２５０ｇ／
ｌ 温度 ５０℃ ＮｉＣ
ｌ２ ・６Ｈ２ Ｏ ５１ｇ／ｌ 電
流密度 ４Ａ／ｄｍ２ Ｈ３ ＢＯ３
５０ｇ／ｌ
アノード Ｎｉ板 ＃６１（２次光沢剤）
５ｍｌ／ｌ（荘原ユージライト社製）
＃６３（１次光沢剤） １０ｍｌ／
ｌ（荘原ユージライト社製） Ｐｄ−Ｎｉめっき液 バルニック８１６
温度 ３０℃ （ＮＥ
ケムキャット社製） 金属Ｐｄ濃度 １０
ｇ／ｌ 電流密度 １Ａ／ｄｍ２
金属Ｎｉ濃度 ６ｇ／ｌ
アノード 白金めっきチタン板 Ａｕめっ
き液 オウロベルＵＰ−２４
電流密度 １Ａ／ｄｍ２ （
日本リーロナール社製） 金属Ａｕ濃度
８ｇ／ｌ アノード 白金めっき
チタン板 温度 ７０℃
に光沢Ｎｉめっきを０．５μｍ 設けた後、Ｐｄ−Ｎｉ
めっきを０．１μｍ 行ない、さらにＡｕめっきを０．
０２μｍ 行なった。各めっき厚は蛍光Ｘ線膜厚計によ
り測定した。なお、めっき条件は以下のとおりである。 光沢Ｎｉめっき（ワット浴） ＮｉＳＯ４ ・６Ｈ２ Ｏ ２５０ｇ／
ｌ 温度 ５０℃ ＮｉＣ
ｌ２ ・６Ｈ２ Ｏ ５１ｇ／ｌ 電
流密度 ４Ａ／ｄｍ２ Ｈ３ ＢＯ３
５０ｇ／ｌ
アノード Ｎｉ板 ＃６１（２次光沢剤）
５ｍｌ／ｌ（荘原ユージライト社製）
＃６３（１次光沢剤） １０ｍｌ／
ｌ（荘原ユージライト社製） Ｐｄ−Ｎｉめっき液 バルニック８１６
温度 ３０℃ （ＮＥ
ケムキャット社製） 金属Ｐｄ濃度 １０
ｇ／ｌ 電流密度 １Ａ／ｄｍ２
金属Ｎｉ濃度 ６ｇ／ｌ
アノード 白金めっきチタン板 Ａｕめっ
き液 オウロベルＵＰ−２４
電流密度 １Ａ／ｄｍ２ （
日本リーロナール社製） 金属Ａｕ濃度
８ｇ／ｌ アノード 白金めっき
チタン板 温度 ７０℃
【００１９】次に、比較のために、上記実施例２のＰｄ
−Ｎｉめっきまで行なったものを用いた。このときＰｄ
−Ｎｉめっき厚は、それぞれ０．１μｍ （比較例３）
および１．０μｍ （比較例４）とした（表２参照）。 また、比較例５として実施例２のＰｄ−Ｎｉめっきを設
けず、Ｎｉめっき上に直接Ａｕめっきを０．０２μｍ
設けたものを用いた。なお、表１、２の各層番号を図２
に示した。
−Ｎｉめっきまで行なったものを用いた。このときＰｄ
−Ｎｉめっき厚は、それぞれ０．１μｍ （比較例３）
および１．０μｍ （比較例４）とした（表２参照）。 また、比較例５として実施例２のＰｄ−Ｎｉめっきを設
けず、Ｎｉめっき上に直接Ａｕめっきを０．０２μｍ
設けたものを用いた。なお、表１、２の各層番号を図２
に示した。
【００２０】このようにして得た本発明リードフレーム
と比較例１〜５の特性比較を行なった。比較項目は、半
導体組立時のペレット付け工程の熱履歴を模擬した３０
０℃×３０秒加熱後のＷ／Ｂ試験およびはんだぬれ性試
験である。Ｗ／Ｂ試験は、全ショット数に対するＡｕ線
の圧着数の割合をＷ／Ｂ圧着率として表わした。はんだ
ぬれ性試験は、タムラ製作所製のデジタルソルダーグラ
フを用い、２３０±５℃に保った共晶はんだ浴に試料を
浸漬し、ゼロクロッシングタイム（はんだぬれ時間）を
測定してその時間（Ｓ）で表わした。なお、この時２５
ｗｔ％ＷＷロジンフラックスを使用した。結果を表３に
示す。また、特性を満たすために最低限必要なＡｕおよ
びＰｄめっきを設けた際のめっき薬品代の比較を表４に
示す。表４中のＡ、Ｂ、Ｃ、Ｄはメーカーを示し、めっ
き薬品代合計はＤの値を１として比率で示した。さらに
、実施例１および比較例２のはんだぬれ性については、
３００〜４５０℃の範囲で温度を２５℃ずつ変化させ、
３０秒加熱を行なった試料について、はんだぬれ時間を
測定した。結果を図３に示す。
と比較例１〜５の特性比較を行なった。比較項目は、半
導体組立時のペレット付け工程の熱履歴を模擬した３０
０℃×３０秒加熱後のＷ／Ｂ試験およびはんだぬれ性試
験である。Ｗ／Ｂ試験は、全ショット数に対するＡｕ線
の圧着数の割合をＷ／Ｂ圧着率として表わした。はんだ
ぬれ性試験は、タムラ製作所製のデジタルソルダーグラ
フを用い、２３０±５℃に保った共晶はんだ浴に試料を
浸漬し、ゼロクロッシングタイム（はんだぬれ時間）を
測定してその時間（Ｓ）で表わした。なお、この時２５
ｗｔ％ＷＷロジンフラックスを使用した。結果を表３に
示す。また、特性を満たすために最低限必要なＡｕおよ
びＰｄめっきを設けた際のめっき薬品代の比較を表４に
示す。表４中のＡ、Ｂ、Ｃ、Ｄはメーカーを示し、めっ
き薬品代合計はＤの値を１として比率で示した。さらに
、実施例１および比較例２のはんだぬれ性については、
３００〜４５０℃の範囲で温度を２５℃ずつ変化させ、
３０秒加熱を行なった試料について、はんだぬれ時間を
測定した。結果を図３に示す。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】表３より、本発明リードフレームは、３０
０℃×３０秒加熱後のＷ／Ｂ圧着率が１００％と優れて
いた。しかし、比較例１〜５はＷ／Ｂ圧着率が全て０％
となり、Ｗ／Ｂ性の低下が見られた。また、はんだぬれ
性については、本発明リードフレームは３００℃×３０
秒加熱後も、ゼロクロッシングタイムが１秒以内と良好
であるのに対し、比較例は、ゼロクロッシングタイムの
値が増大し、はんだぬれ性が劣化した。また、図３より
、実施例１は４２５℃×３０秒の加熱後もはんだぬれ性
が良好なのに対し、比較例２は３００℃超の加熱でぬれ
性が低下した。以上より、Ｐｄの上層にＡｕめっきを薄
く設けることにより、耐熱性が１００℃以上も向上する
ことが分かった。
０℃×３０秒加熱後のＷ／Ｂ圧着率が１００％と優れて
いた。しかし、比較例１〜５はＷ／Ｂ圧着率が全て０％
となり、Ｗ／Ｂ性の低下が見られた。また、はんだぬれ
性については、本発明リードフレームは３００℃×３０
秒加熱後も、ゼロクロッシングタイムが１秒以内と良好
であるのに対し、比較例は、ゼロクロッシングタイムの
値が増大し、はんだぬれ性が劣化した。また、図３より
、実施例１は４２５℃×３０秒の加熱後もはんだぬれ性
が良好なのに対し、比較例２は３００℃超の加熱でぬれ
性が低下した。以上より、Ｐｄの上層にＡｕめっきを薄
く設けることにより、耐熱性が１００℃以上も向上する
ことが分かった。
【００２６】
【発明の効果】本発明は以上説明したように構成されて
いるので、本発明によれば、リードフレーム表面処理膜
の耐熱性を大幅に向上させることが可能となり、半導体
組立後も安定したＷ／Ｂ性、はんだ付け性が得られた。 またＰｄ上にＡｕを設ける２層構造により、Ｐｄのみで
特性を満たす場合に比べめっき薬品代が総合的に安くな
るメリットがある。
いるので、本発明によれば、リードフレーム表面処理膜
の耐熱性を大幅に向上させることが可能となり、半導体
組立後も安定したＷ／Ｂ性、はんだ付け性が得られた。 またＰｄ上にＡｕを設ける２層構造により、Ｐｄのみで
特性を満たす場合に比べめっき薬品代が総合的に安くな
るメリットがある。
【図１】本発明の一実施例を示す半導体装置用リードフ
レームを用いたパッケージの断面図である。
レームを用いたパッケージの断面図である。
【図２】実施例リードフレームの各層番号を示す断面図
である。
である。
【図３】各加熱温度とゼロクロッシングタイムとの関係
を示すグラフである。
を示すグラフである。
【図４】従来のリードフレームの一例を示す平面図であ
る。
る。
【図５】従来の半導体パッケージの一例を示す断面図で
ある。
ある。
１ リードフレーム
２ 外枠部
３ アウターリード部
４ ダムバー
５ インナーリード部
６ インナーリード部の先端部
７ 半導体チップ載置部
８ パイロットホール
９ Ｎｉ系めっき層
１０ Ａｇめっき層
１１ Ｓｎ−Ｐｂ合金めっき層
１２ Ａｕワイヤ
１３ 半導体チップ
１４ モールド樹脂
１５ ＰｄまたはＰｄ合金めっき層
１６ Ａｕめっき層
１７ リードフレーム材
Claims (1)
- 【請求項１】 インナーリード部およびアウターリー
ド部を有する半導体装置用のリードフレームであって、
前記リードフレームの全面にＮｉ系めっき層を有し、そ
の上層の少なくともインナーリード部およびアウターリ
ード部にＰｄまたはＰｄ合金めっき層を有し、さらにそ
の上層の少なくともインナーリード部およびアウターリ
ード部にＡｕめっき層を有することを特徴とする半導体
装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109163A JPH04337657A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109163A JPH04337657A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337657A true JPH04337657A (ja) | 1992-11-25 |
Family
ID=14503248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3109163A Pending JPH04337657A (ja) | 1991-05-14 | 1991-05-14 | 半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337657A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232493A (ja) * | 1995-12-20 | 1997-09-05 | Seiichi Serizawa | リードフレーム |
| WO1998035382A1 (fr) * | 1997-02-10 | 1998-08-13 | Matsushita Electronics Corporation | Dispositif a semiconducteur scelle par resine et procede de fabrication |
| DE19741921A1 (de) * | 1997-09-23 | 1999-02-25 | Siemens Ag | Trägerelement für einen Halbleiterchip |
| JP2000133845A (ja) * | 1998-10-23 | 2000-05-12 | Rohm Co Ltd | 半導体発光素子 |
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-
1991
- 1991-05-14 JP JP3109163A patent/JPH04337657A/ja active Pending
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |