JPH043398A - 多段シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は各種の電子回路において使用される多段シフト
レジスタに関する。

（従来の技術） 各種の電子回路においては多段シフトレジスタを用いて
信号のタイミング調整や信号の分周等を行なうことが多
い。

第５図はこのような各種の電子回路で使用される多段シ
フトレジスタの一例を示す示す回路図である。

この図に示す多段シフトレジスタはシリアルに接続され
る複数のＤ型フリップフロップ１０１８〜１ｏｉｎと、
入力した基準クロック信号を反転増幅してクロック信号
を生成しこれを各り型フリップフロップ１ｏ１ａ〜１０
１ｎのクロック入力端子に供給するインバータ＋０２と
を備え、基準クロックが入力される毎に、インバータ］
０２によってクロック信号を生成して各り型フリップフ
ロップ１０１ａ＝１０１ｎを動作させ、初段のＤ型フリ
ップフロップ１０１ａに入力されたデータ（入力データ
）を順次、シフトさせて最終段のＤ型フリップフロップ
１０１ｎから出力データとして出力する。

ところでこのような多段シフトレジスタにおいては、使
用するＤ型フリップフロップ１０１８〜１０１ｎの数“
ｎ”がインバータ１０２のファンアウト数を越えると、
インバータ１０２から出力されるクロック信号の電圧値
が低下して各り型フリップフロップ１０１ａ＝１０Ｉｎ
が正常に動作しなくなることがある。

そこでこのような問題を解決するために、第６図に示す
回路構成にすることが考えられる。

この図に示す多段シフトレジスタは第１シフトレジスタ
群＋０５と、第２シフトレジスタ群１０８とを備え、基
準クロック信号が入力される毎に入力データを取り込む
とともに、これを第１シフトレジスタ群１０５と、第２
シフトレジスタ群１０８とによって順次、シフトして第
２シフトレジスタ群１０８の最終段から出力データとし
て出力する。

第１シフトレジスタ群１０５は複数のＤ型フリップフロ
ップ１０３ａ”＝１０３ｎと、各り型フリップフロップ
１０３ａ〜１０３ｎを駆動するのに必要なファンアウト
数を持つ１つのインバータＩ０４とを備え、基準クロッ
ク信号が入力される毎に、第７図（ａ）に示す如くイン
バータ＋０４から第１クロツク信号を出力させて各り型
フリップフロップ１０３ａ＝＋０３ｎを動作させ、初段
のＤ型フリップフロップ＋０３ａに入力データを取り込
ませるとともに、これを順次、シフトさせて最終段のＤ
型フリップフロップ＋０３ｎから第７図（ｂ）に示す如
く出力させる。

また、第２シフトレジスタ群１０８は複数のＤ型フリッ
プフロップ１０６ａＰ−１０６’ｍと、これらの各り型
フリップフロップ１０６ａ〜１０６ｍを駆動するのに必
要なファンアウト数を持つ１つのインバータ璽０７とを
備え、基準クロック信号が入力される毎に、第７図（ｃ
）に示す如くインバータ１０７かう第２クロツク信号を
出力させて各り型フリップフロップ１１０６ａ−１０６
を動作させる。これによって、第１シフトレジスタ群１
０５から出力されたデータが次のクロック周期で初段に
設けられたＤ型フリップフロップ１０６ａに取り込まれ
て第７図（ｄ）に示す如く出力された後、次段以後のＤ
型フリップフロップ１０６ｂ〜１０６ｍによって順次、
シフトされて最終段のＤ型フリップフロップ１０６ｍか
ら出力データとして出力される。

ところが、このような従来の多段シフトレジスタにおい
ては、各インバータ１０４，１０７の伝送遅延時間のバ
ラツキにより第１クロツク信号の位相と、第２クロツク
信号の位相とがずれることがある。

この場合、第８図（ａ）、（ｃ）に示す如く第１シフト
レジスタ群１０５のインバータ１０４から出力される第
１クロツク信号より、第２シフトレジスタ群１０８のイ
ンバータ１０７から出力される第２クロツク信号が進ん
だときには、第８図（ｂ）に示す如く第１シフトレジス
タ群１０５の最終段に設けられたＤ型フリップフロップ
１０３ｎから出力されるデータを次のクロック周期で第
２シフトレジスタ群１０８の初段に設けられたＤ型フリ
ップフロップ１０６ａによって取込ませて第８図（ｄ）
に示す如くシフトすることができる。

しかし、第９図（ａ）、（ｃ）に示す如く第１シフトレ
ジスタ群＋０５のインバータ１０４から出力される第１
クロツク信号より、第２シフトレジスタ群１０８のイン
バータ１０７かう出力される第２クロツク信号が遅れた
ときには、第９図（ｂ）に示す如く第１シフトレジスタ
群１０５の最終段に設けられたＤ型フリップフロップ１
０３ｎから出力されるデータが同じクロック周期で第２
シフトレジスタ群ｌＯ８の初段に設けられたＤ型フリッ
プフロップ１０６ａによって取込まれてしまい第９図（
ｄ）に示す如くこのＤ型フリップフロップ１０６ａのシ
フト動作がスキップするという問題がある。

（発明の目的） 本発明は上記の如き従来の欠点を除去するためになされ
たものであって、複数のシフトレジスタ群によって入力
されたデータを順次シフトしてもシフト動作のスキップ
が発生するのを防止することができ、これによって任意
のシフト段数を確保することができる多段シフトレジス
タを提供することを目的としている。

（発明の概要） 上記の問題点を解決するために本発明による多段シフト
レジスタにおいては、基準クロック信号が供給される毎
に、入力データを取り込むとともに、順次シフトして出
力する第１シフトレジスタ群と、この第１シフトレジス
タのシフトタイミングと半周期ずれたタイミングで前記
第１シフトレジスタ群から出力されるデータを取り込む
補正部と、前記基準クロツク信号が供給される毎に、前
記補正部から出力されているデータを取り込むとともに
、順次シフトして出力する第２シフトレジスタ群とを備
えたことを特徴としている。

（実施例） 以下、本発明を図示した実施例に基づいて詳細に説明す
る。

第１図は本発明の一実施例を示すブロック図である。

この図に示す多段シフトレジスタは入力データを取り込
んで順次シフトする第１シフトレジスタ群１と、この第
１シフトレジスタ群１の出力を半クロツク周期ずれたタ
イミングで取り込む補正回路２と、この補正回路２の出
力を取り込んで順次シフトする第２シフトレジスタ群３
とを備え、基準クロック信号が入力される毎に、入力デ
ータを取り込むとともに、これを順次シフトしてシフト
結果を出力データとして出力する。

第１シフトレジスタ群ｌは基準クロック信号が入力され
る毎にこれを反転増幅して第１クロツク信号を生成する
インバータ４と、シリアルに接続され前記インバータ４
から第１クロツク信号が出力される毎に、入力されたデ
ータを順次シフトする複数のＤ型フリップフロップ５８
〜５ｎとを備え、基準クロック信号が入力される毎に、
初段のＤ型フリップフロップ５ａによって入力データを
取り込むとともに、このＤ型フリップフロップ５ａおよ
びＤ型フリップフロップ５ｂ〜５ｎによってこれを順次
、シフトして最終段のＤ型フリップフロップ５ｎから出
力して補正回路２に供給する。

補正回路２は第１シフトレジスタ群１のインバータ４か
ら第１クロツク信号が出力される毎にこれを反転増幅し
て補正クロック信号を生成するインバータ６と、このイ
ンバータ６から出力される補正クロック信号に基づいて
前記第１シフトレジスタ群１から出力されるデータを取
り込んで第２シフトレジスタ群３に供給する。

第２シフトレジスタ群３は基準クロック信号が入力され
る毎にこれを反転増幅して第２クロツク信号を生成する
インバータ８と、シリアルに接続され前記インバータ８
から第２クロツク信号が出力される毎に、補正回路２か
ら出力されたデータを順次シフトする複数のＤ型フリッ
プフロップ９８〜９ｍとを備え、基準クロツク信号が入
力される毎に、初段のＤ型フリップフロップ９ａによっ
て前記補正回路２から出力されるデータを取り込むとと
もに、このＤ型フリップフロップ９ａおよびＤ型フリッ
プフロップ９ｂ〜９ｍによってこれを順次、シフトして
最終段のＤ型フリップフロップ９ｍから出力データとし
て出力する。

次に、第２図ないし第４図に示すタイミング図を参照し
ながらこの実施例の動作を説明する。

まず、基準クロック信号が入力される毎に、第２図（ａ
）に示す如く第１シフトレジスタ群ｌのインバータ４か
ら第１クロツク信号が出力されて各り型フリップフロッ
プ５ａ〜５ｎが動作する。

これによって、入力されたデータが順次、シフトされて
最終段のＤ型フリップフロップ５ｎから第２図（ｂ）に
示す如く出力される。

またこの動作と並行して、第２図（Ｃ）に示す如く前記
第１シフトレジスタ群１のインバータ４が第１クロツク
信号を出力する毎に、補正回路２のインバータ６が前記
第１クロツク信号と半周期ずれた補正クロック信号を出
力して補正回路２のＤ型フリップフロップフが動作し、
これによって前記第１シフトレジスタ群ｌの最終段に設
けられたＤ型フリップフロップ５ｎが出力するデータが
取り込まれて第２図（ｄ）に示す如く出力される。

またこの動作と並行して、基準クロック信号が入力され
る毎に、第２図（ｅ）に示す如く第２シフトレジスタ群
３のインバータ８から第２クロツク信号が出力されて各
り型フリップフロップ９８〜９ｍが動作する。これによ
って、前記補正回路２が出力したデータが前記補正クロ
ック信号から半周期後に第２シフトレジスタ群３の初段
に設けられたＤ型フリップフロップ９ａに取り込まれて
第２図（ｆ）に示す如く出力された後、次段以後のＤ型
フリップフロップ９ｂ〜９ｍによって順次、シフトされ
て最終段のＤ型フリップフロップ９ｍから出力データと
して出力される。

この場合、前記第１シフトレジスタ群ｌの最終段に設け
られたＤ型フリップフロップ５ｎから出力されるデータ
が半クロツク後に、補正回路２によって取り込まれ、さ
らに半クロツク後に第２シフトレジスタ群３の初段に設
けられたＤ型フリップフロップ９ａに取り込まれるよう
にしているので、第１シフトレジスタ群１に設けられた
インバータ４から出力される第１クロツク信号の位相と
、第２シフトレジスタ群３に設けられたインバータ８か
ら出力される第２クロツク信号の位相とがずれたときに
もシフト異常が発生しないようにすることができる。

即ち、第３図（ａ）、（ｅ）に示す如く第１シフトレジ
スタ群１のインバータ４から出力される第１クロツク信
号より第２シフトレジスタ群３のインバータ８から出力
される第２クロ・νり信号が進んで第１シフトレジスタ
群ｌの最終段に設けられたＤ型フリップフロップ５ｎか
ら第３図（ｂ）に示す如くデータが出力されたときでも
、第３図（ｃ）に示す如く前記第１クロツク信号より半
周期遅れた補正クロック信号によって半周期後に補正回
路２のＤ型フリップフロップ７を動作させて第３図（ｄ
）に示す如くこれを取り込ませて保持させることができ
、これによって半周期後に第２シフトレジスタ群３の初
段に設けられたＤ型フリップフロップ９ａに取り込ませ
て第３図（ｆ）に示す如く出力させることができる。

また、第４図（ａ）、（ｅ）に示す如く第１シフトレジ
スタ群１のインバータ４が出力する第１クロツク信号よ
り第２シフトレジスタ群３のインバータ８が出力する第
２クロツク信号が遅れて第１シフトレジスタ群ｌの最終
段に設けられたＤ型フリップフロップ５ｎから第４図（
ｂ）に示す如くデータが出力されたときでも、第４図（
Ｃ）に示す如く前記第１クロツク信号より半周期遅れた
補正クロック信号によって補正回路２のＤ型フリップフ
ロップ７を動作させて第４図（ｄ）に示す如くこれを取
り込ませて保持させることができ７、これによって半周
期後に第２シフトレジスタ群３の初段に設けられたＤ型
フリップフロップ９ａに取り込ませて第４図（ｆ）に示
す如く出力させることができる。

このようにこの実施例においては、第１シフトレジスタ
群ｌと第２シフトレジスタ群３との間に、補正回路２を
介挿し、この補正回路２によって第１シフトレジスタ群
ｌから出力されるデータを半クロックずらして第２シフ
トレジスタ群３に供給するようにしたので、Ｄ型フリッ
プフロップ５８〜５ｎの数をインバータ４のファンアウ
ト数以下にするとともに、Ｄ型フリップフロップ９８〜
９ｍの数をインバータ８のファンアウト数以下にするこ
とにより、第１シフトレジスタ群ｌと第２シフトレジス
タ群３によって入力データを順次シフトしてもシフト動
作のスキップが発生するのを防止することができる。

また、シフトレジスタ群の数を多くして、これらシフト
レジスタ群の間に各々補正回路を設けることにより、さ
らにシフト量を大きくすることができる。

また、上述した実施例においては、Ｄ型フリップフロッ
プ５８〜５ｎ、７，９ａ〜９ｍによって回路を構成して
いるが、ＪＫ型フリップフロップやＳＲ型ラフリップフ
ロップよって回路を構成するようにしても良い。

（発明の効果） 以上説明したように本発明によれば、複数のシフトレジ
スタ群によって入力されたデータを順次シフトしてもシ
フト動作のスキップが発生するのを防止することができ
、これによって任意のシフト段数を確保することができ
る。

【図面の簡単な説明】

第】図は本発明による多段シフトレジスタの実施例を示
すブロック図、第２図（ａ）〜（ｆ）は各々同実施例の
動作例を示すタイミング図、第３図（ａ）〜（ｆ）は各
々同実施例の動作例を示すタイミング図、第４図（ａ）
〜（ｆ）は各々同実施例の動作例を示すタイミング図、
第５図は従来から知られている多段シフトレジスタの一
例を示すブロック図、第６図は第５図に示す多段シフト
レジスタの問題点を解決するために考えられる多段シフ
トレジスタの一例を示すブロック図、第７図（ａ）〜（
ｄ）は各々第６図に示す多段シフトレジスタの動作例を
示すタイミング図、第８図（ａ）〜（ｄ）は各々第６図
に示す多段シフトレジスタの動作例を示すタイミング図
、第９図（ａ）〜（ｄ）は各々第６図に示す多段シフト
レジスタの動作例を示すタイミング図である。 １−・・第１シフトレジスタ群、２・・・補正部（補正
回路）　、３　・・・第２シフトレジスタ群、４．６．
８・・・インバータ、５ａ〜５ｎ、７．９ａ〜９ｍ・・
・Ｄ型フリップフロップ。 特許出願人　　東洋通信機株式会社

Claims (1)

【特許請求の範囲】
1. （１）基準クロック信号が供給される毎に、入力データ
   を取り込むとともに、順次シフトして出力する第１シフ
   トレジスタ群と、この第１シフトレジスタのシフトタイ
   ミングと半周期ずれたタイミングで前記第１シフトレジ
   スタ群から出力されるデータを取り込む補正部と、前記
   基準クロック信号が供給される毎に、前記補正部から出
   力されているデータを取り込むとともに、順次シフトし
   て出力する第２シフトレジスタ群とを備えたことを特徴
   とする多段シフトレジスタ。