JPH04340239A - 半導体装置の組立方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の組立方法
、特にＴＡＢテープの各セクションのインナーリードを
それぞれ各半導体素子の電極にボンディングする半導体
装置の組立方法に関する。

【０００２】

【従来の技術】半導体素子、例えば半導体記憶素子の高
集積化、多ピン（多端子）化に伴い、半導体装置の組立
にリードフレームに代えてＴＡＢテープを用いる組立技
術が多く用いられる傾向にある。

【０００３】そして、ＴＡＢテープを用いての半導体装
置、例えば大容量半導体記憶装置の組立は、各半導体素
子、例えば半導体記憶素子についてウェハ状態のときに
電気的特性を測定し、良品と判定された半導体記憶素子
をＴＡＢテープのインナーリードに突起電極を介して接
続し、ＴＡＢテープの不要部分をアウターリードの不要
部分も含め切断除去し、そして、複数の半導体素子を一
つの多層回路基板にＴＡＢテープのアウターリードにて
接続するという方法で行われていた。

【０００４】尚、ウェハ状態で各半導体記憶素子の電気
的特性を測定し、単に良品か不良品かを区別するだけで
なく、良品の半導体記憶素子の電気的特性のうちアクセ
ススピードと消費電流値についていくつかのグレードに
分類し、各半導体記憶素子の分類データをウェハと同形
状にしたマップ（ＭＡＰ）の各枠内に格納するデータ処
理技術があり、このデータ処理結果は品質管理に有効に
活用されている。しかし、従来においてこのデータ処理
技術は、ＴＡＢテープを用いた半導体装置の組立方法に
は全く応用されていなかった。

【０００５】

【発明が解決しようとする課題】ところで、従来のよう
な電気的特性を測定して良品と判定された半導体素子に
ついてＴＡＢテープに接続し、複数の半導体素子をＴＡ
Ｂテープのアウターリードにて１つの多層回路基板に取
り付けるという半導体装置の組立方法によれば、半導体
装置の組立方法全体としての電気的特性は、最も電気的
特性の悪い半導体素子に規定され、同じ多層回路基板内
に搭載された特性の良い半導体素子のその特性の良さが
無駄になるという問題があった。極端な場合、良品すれ
すれの半導体素子のために他に優れた特性の半導体素子
のたくさんある半導体装置の組立方法が良品すれすれの
特性の劣った製品となり、最悪の場合、経時変化等によ
り保証電気特性値を下まわる特性値になってしまうとい
うこともあった。

【０００６】本発明はこのような問題点を解決すべく為
されたものであり、特性が近似した半導体素子のみ集め
て半導体装置を製造できるようにし、半導体素子を効率
よく、無駄なく利用して間違いなく半導体装置の組立方
法を製造できるようにすることを目的とする。

【０００７】

【課題を解決するための手段】本発明半導体装置の組立
方法は、ＴＡＢテープの各セクションにそこにボンディ
ングされたあるいはされる半導体素子の電気的特性のグ
レードを示す識別孔を形成することを特徴とする。

【０００８】

【実施例】以下、本発明半導体装置の組立方法を図示実
施例に従って詳細に説明する。図１（Ａ）、（Ｂ）は本
発明半導体装置の組立方法の一つの実施例を説明するた
めのもので、（Ａ）は電気的特性の測定を終えたウェハ
を示し、（Ｂ）は半導体素子のＴＡＢテープへのボンデ
ィングを終えた２つのＴＡＢテープを示す。図面におい
て、ウェハ１の各半導体記憶素子２、２、…内の表示Ｆ
ＡＩＬ、ＰＡＳＳ１、ＰＡＳＳ２、ＰＡＳＳ３は半導体
記憶素子の測定結果を示し、ＦＡＩＬは不良品を、ＰＡ
ＳＳ１はアクセルタイムがＡｎｓｅｃ、消費電流がＬμ
Ａ、ＰＡＳＳ２はアクセスタイムがＡｎｓｅｃ、消費電
流がＬＬμＡ、ＰＡＳＳ３はアクセスタイムがＢｎｓｅ
ｃ、消費電流がＬＬμＡという電気的特性のグレードを
示す。

【０００９】３ａ、３ｂはＴＡＢテープで、半導体素子
２を取り付けられる各セクションに、取り付けられる半
導体素子２の電気的特性に応じて識別孔４が形成されて
いる。具体的には、ＴＡＢテープ３の各セクションの右
肩部に識別孔形成位置が２箇所設定され、その各識別孔
形成位置における識別孔４の有無によってグレードが認
識できるようになっている。例えば２箇所の識別孔形成
位置のうちの左側の位置はアクセスタイムの表示に割り
当て、アクセスタイムがＡｎｓｅｃのときは識別孔（パ
ンチ孔）４を開け、アクセスタイムがＢｎｓｅｃのとき
は識別孔４を開けない。

【００１０】そして、右側の識別孔形成位置は消費電流
の表示に割り当て、消費電流がＬμＡのときは識別孔４
を開け、消費電流がＬＬμＡのときは識別孔４を開けな
い。従って、ＰＡＳＳ１は図１の（Ｂ）のＴＡＢテープ
３のはっきり描かれた３つのセクションのうちの最も左
側のセクションのような表示になり、ＰＡＳＳ２は同じ
く真ん中のセクションのような表示になる。ちなみに、
ＰＡＳＳ３は同じく左側のセクションのように破線で示
す識別孔形成位置に識別孔４が形成されない表示になる
。

【００１１】本半導体装置の組立方法においては、ウェ
ハのペレタイズ後、良品の半導体記憶素子を順次ＴＡＢ
テープ３の各セクションに接続するが、そのとき、半導
体記憶素子２のグレードを示すための識別孔４の形成が
ウェハ状態での電気的特性の測定結果に基づくマップ図
に従って行われる。そして、ＴＡＢテープ３の各セクシ
ョンに取り付けられた半導体記憶素子２、２、…は、順
次、ＴＡＢテープから切り離され識別孔４の有無が示す
グレードに従って多層回路基板に取り付けられる。具体
的には、１つの多層回路基板には同じグレード（例えば
ＰＡＳＳ１、ＰＡＳＳ２あるいはＰＡＳＳ３）の半導体
記憶素子２、２、…をアウターリードにて取り付けるよ
うにする。図２はそのようにして組立てた半導体装置の
一例を示す斜視図である。５は多層回路基板、６はアウ
ターリードである。

【００１２】図３は２つの半導体記憶素子２、２を重ね
て樹脂封止した半導体装置の組立方法におけるところの
樹脂封止した半導体記憶装置の樹脂封脂前の段階の状態
を示す斜視図である。このような半導体記憶装置は、電
源線、接地線、アドレス線、入出力データ線、制御線（
但し、チップ選択線を除く）についてアウターリードを
２つの半導体記憶素子２、２で共有するようにし、チッ
プ選択線に関してのみ各半導体記憶素子２、２が独立し
てアクターリードを持つようにし、チップ選択信号によ
り書き込み、読み出し動作をする一つの半導体記憶素子
２を選択できるようにすることにより半導体記憶装置の
記憶容量を１つの半導体記憶素子のそれの２倍にしたも
のである。この図３に示す半導体記憶装置においてもペ
アを成す半導体記憶素子２、２はグレードが一致してい
ることが好ましいので、本発明半導体装置の組立方法に
より組み立てるのに適している。

【００１３】尚、図４に示すように２つの半導体素子２
、２をＴＡＢテープを用いてその表面どうしが対向する
ように重ねた半導体記憶装置もある。この図４は樹脂封
脂前の状態を示している。この図４に示す半導体記憶装
置においては、下側の半導体記憶素子２ａの表面に表面
を対向するように配置される上側の半導体記憶素子２ｂ
は、半導体記憶素子２ａのパターンをミラー反転したパ
ターンを有していなければならない。

【００１４】このような場合には、図５の（Ａ）、（Ｂ
）に示すように、通常の正パターンを有する半導体記憶
素子２ａ、２ａ、…を形成したウェハ１ａと、ミラー反
転パターンを有する半導体記憶素子２ｂ、２ｂ、…を形
成したウェハ１ｂをつくり、更にＴＡＢテープの各セク
ションには電気的特性のグレードだけではなく正パター
ンの半導体記憶素子２ａが取り付けられているか、ミラ
ー反転パターンの半導体記憶素子２ｂが取り付けられて
いるかを識別孔によって表示するようにすることが好ま
しい。本実施例において、ＴＡＢテープの各セクション
の左肩部に半導体記憶素子が正パターンかミラー反転パ
ターンであるかの識別孔を形成位置を設定し、正パター
ンの場合その位置に識別孔を形成せず、ミラー反転パタ
ーンの場合その位置に識別孔を形成するようにしている
。

【００１５】そして、ＴＡＢテープからその正パターン
かミラー反転パターンかを示す識別孔と、電気的特性の
グレードを示す識別孔を読み取って正パターンの半導体
記憶素子２ａとミラー反転パターンの半導体記憶素子２
ｂのグレードの一致するものどうしを自動的に組み合せ
て図３のように組み合せ、その後樹脂封止するようにす
る。その場合、混乱の生じる虞れを少なくする上で図６
に示すように、一つのＴＡＢテープ３ａには正パターン
の半導体記憶素子２ａ、２ａ、…のみを取り付け、他の
ＴＡＢテープ３ｂにはミラー反転パターンの半導体記憶
素子２ｂ、２ｂのみを取り付けるようにすると良い。

【００１６】尚、半導体素子、例えば半導体記憶素子の
ＴＡＢテープへの取り付け方には図７の（Ａ）に示すよ
うに１つのＴＡＢテープにウェハから所定の順序に従っ
て取り出した良品の半導体記憶素子を順次取り付け、各
セクションにその半導体記憶素子のグレードの識別孔に
よる表示をする取り付け方がある。これは１つのＴＡＢ
テープ３に異なるグレードの半導体記憶素子２、２、…
が混在する半導体記憶素子の取り付け方である。また、
図７の（Ｂ）に示すように１つのＴＡＢテープには１種
類のグレードの半導体記憶素子２、２、…のみを取り付
けるようにする取り付け方もある。そして、ＴＡＢテー
プの各セクションへの識別孔の形成の仕方には、半導体
素子を取り付けるとき又は半導体素子を取り付けた後に
識別孔を形成する方法と、予めＴＡＢテープの各セクシ
ョンに識別孔を形成しておき、各セクションにそこに形
成された識別孔に対応した半導体記憶素子を持ってきて
接続する方法がある。どの態様でも本発明を実施するこ
とができる。

【００１７】

【発明の効果】請求項１の半導体装置の組立方法は、Ｔ
ＡＢテープの各セクションにそこにボンディングされた
半導体素子の電気的特性のグレードを示す識別孔を形成
するものである。従って、本発明半導体装置の組立方法
によれば、ＴＡＢテープの各セクションの識別孔から複
数の半導体素子を特性が合うように自動的に組み合せて
半導体装置をつくることができる。依って、各半導体素
子を効率良く、無駄なく、そして間違いなく組み合せて
半導体装置をつくることができる。そして、半導体記憶
素子の表面どうしを対面させて組み合せて封止した半導
体装置の場合には、電気的特性のグレードを示す識別孔
のほかミラー反転した半導体記憶素子であるか否かを示
す識別孔もＴＡＢテープの各セクションに形成するよう
にした場合には、間違いなく正パターンの半導体素子と
ミラー反転パターンの半導体素子どうしを組み合せるこ
とができる。

【図面の簡単な説明】

【図１】（Ａ）、（Ｂ）は本発明半導体装置の組立方法
の一つの実施例を説明するためのもので、（Ａ）はウェ
ハの平面図、（Ｂ）はＴＡＢテープの平面図である。

【図２】本発明半導体装置の組立方法により製造される
半導体装置の一例を示す斜視図である。

【図３】本発明半導体装置の組立方法により製造される
半導体装置の別の例を示す斜視図である。

【図４】本発明半導体装置の組立方法の別の実施例によ
り製造される半導体装置の一例を示す斜視図である。

【図５】（Ａ）、（Ｂ）は図４に示す半導体装置の組立
方法を説明するためのもので、（Ａ）はウェハを示す平
面図、（Ｂ）はＴＡＢテープの平面図である。

【図６】図５に示す半導体装置の組立方法の実施に適す
るＴＡＢテープへの半導体素子の取り付け方を説明する
ＴＡＢテープの平面図である。

【図７】（Ａ）、（Ｂ）は本発明半導体装置の組立方法
の各別の半導体素子の取り付け例を示すＴＡＢテープの
平面図である。

【符号の説明】

１　　ウェハ ２　　半導体素子 ３　　ＴＡＢテープ ４　　識別孔

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＴＡＢテープの各セクションのインナ
   ーリードをそれぞれ各半導体素子の電極にボンディング
   する半導体装置の組立方法において、ＴＡＢテープの各
   セクションにそこにボンディングされたあるいはされる
   半導体素子の電気的特性のグレードを示す識別孔を形成
   することを特徴とする半導体装置の組立方法