JPH0529546A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0529546A JPH0529546A JP3182540A JP18254091A JPH0529546A JP H0529546 A JPH0529546 A JP H0529546A JP 3182540 A JP3182540 A JP 3182540A JP 18254091 A JP18254091 A JP 18254091A JP H0529546 A JPH0529546 A JP H0529546A
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- Japan
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- semiconductor integrated
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- cell
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体集積装置に関し、デイジィ・
チェーン回路をチップ上で構成する半導体集積回路を提
供することを目的としている。 【構成】 所定の機能を有する論理セルが配置されるコ
ア領域部と、該コア領域部の論理セルと外部との間の信
号を伝達する入出力セルが配置されるＩ／Ｏセル領域部
と、該Ｉ／Ｏセル領域部の入出力セルの入出力端子とな
るパッドが配置されるパッド領域部とからなるチップ領
域を有する半導体集積回路であって、前記パッド領域部
には所定サイズのパッドを前記チップ領域の各辺に対し
てほぼ水平位置に複数配設してなるパッド列を複数列形
成し、該各パッド列の任意のパッドを接続してデイジィ
・チェーン回路を形成し、この場合、パッドの形状を長
方形とし、前記複数列のパッド列はパッドの長手方向に
対して互いに所定量ずらして配置するように構成する。
チェーン回路をチップ上で構成する半導体集積回路を提
供することを目的としている。 【構成】 所定の機能を有する論理セルが配置されるコ
ア領域部と、該コア領域部の論理セルと外部との間の信
号を伝達する入出力セルが配置されるＩ／Ｏセル領域部
と、該Ｉ／Ｏセル領域部の入出力セルの入出力端子とな
るパッドが配置されるパッド領域部とからなるチップ領
域を有する半導体集積回路であって、前記パッド領域部
には所定サイズのパッドを前記チップ領域の各辺に対し
てほぼ水平位置に複数配設してなるパッド列を複数列形
成し、該各パッド列の任意のパッドを接続してデイジィ
・チェーン回路を形成し、この場合、パッドの形状を長
方形とし、前記複数列のパッド列はパッドの長手方向に
対して互いに所定量ずらして配置するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、詳しくは、半導体回路の試験・評価の分野に用いて
好適な、内部に試験回路を備えた半導体集積回路に関す
る。近年、半導体集積回路（以下、ＩＣ：Integrated C
ircuitという）の大規模化とともに、パッケージの小型
化のため、ＩＣの外部端子となるピン数の増大、及びピ
ン間ピッチの少ピッチ化が進行している。
り、詳しくは、半導体回路の試験・評価の分野に用いて
好適な、内部に試験回路を備えた半導体集積回路に関す
る。近年、半導体集積回路（以下、ＩＣ：Integrated C
ircuitという）の大規模化とともに、パッケージの小型
化のため、ＩＣの外部端子となるピン数の増大、及びピ
ン間ピッチの少ピッチ化が進行している。
【０００２】これらのＩＣをプリント配線基板に実装し
て量産するためには、システムメーカ側では事前にサン
プルＩＣを使用して実際に実装し、ピン間でのショート
や、プリント配線基板のハガレ等の不具合がないことを
確認する必要がある。
て量産するためには、システムメーカ側では事前にサン
プルＩＣを使用して実際に実装し、ピン間でのショート
や、プリント配線基板のハガレ等の不具合がないことを
確認する必要がある。
【０００３】
【従来の技術】従来のこの種の半導体集積回路として
は、例えば、図５に示すようなものがある。この半導体
集積回路は、デイジィ・チェーン（daisy chain）と呼
ばれる回路を内蔵したサンプルＩＣであり、デイジィ・
チェーン回路は、リードフレームに直接ボンディングを
行うことにより構成されている。
は、例えば、図５に示すようなものがある。この半導体
集積回路は、デイジィ・チェーン（daisy chain）と呼
ばれる回路を内蔵したサンプルＩＣであり、デイジィ・
チェーン回路は、リードフレームに直接ボンディングを
行うことにより構成されている。
【０００４】以上の構成において、ピン間でのショート
や、プリント配線基板のハガレ等の不具合がないことを
確認するためには、まず、サンプルＩＣがプリント配線
基板に実際に実装され、ボンディングにより接続されて
いないリードフレームの外部ピンが接続されてチェーン
が形成され、外部ピンのいずれかに通電することにより
チェーンに電流が通じるか否かで前述の不具合がチェッ
クされる。
や、プリント配線基板のハガレ等の不具合がないことを
確認するためには、まず、サンプルＩＣがプリント配線
基板に実際に実装され、ボンディングにより接続されて
いないリードフレームの外部ピンが接続されてチェーン
が形成され、外部ピンのいずれかに通電することにより
チェーンに電流が通じるか否かで前述の不具合がチェッ
クされる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路にあっては、リードフレーム
に直接ボンディングを行うことによってデイジィ・チェ
ーン回路を構成していたため、以下に述べるような問題
点があった。すなわち、本来、ＩＣのボンディングは、
リードフレーム対チップであり、リードフレーム対リー
ドフレームで行った場合、歩留りの悪化に伴って量産性
が悪化するという問題点があり、また、デイジィ・チェ
ーン回路の構成としては、例えば、図６の左下部分に示
すようなオープンチェック用の回路と、同図、右上部分
に示すようなオープンショートチェック用の回路とがあ
り、リードフレームに直接ボンディングを行う方法では
オープンショートチェック用の回路は構成できないとい
う問題点があった。
うな従来の半導体集積回路にあっては、リードフレーム
に直接ボンディングを行うことによってデイジィ・チェ
ーン回路を構成していたため、以下に述べるような問題
点があった。すなわち、本来、ＩＣのボンディングは、
リードフレーム対チップであり、リードフレーム対リー
ドフレームで行った場合、歩留りの悪化に伴って量産性
が悪化するという問題点があり、また、デイジィ・チェ
ーン回路の構成としては、例えば、図６の左下部分に示
すようなオープンチェック用の回路と、同図、右上部分
に示すようなオープンショートチェック用の回路とがあ
り、リードフレームに直接ボンディングを行う方法では
オープンショートチェック用の回路は構成できないとい
う問題点があった。
【０００６】さらに、現時点ではデイジィ・チェーン回
路を、リードフレームに直接ボンディングを行うことに
よって構成可能であるが、将来、多ピン・少ピッチ化が
進むとリードフレームに直接ボンディングを行う方法で
はデイジィ・チェーン回路を構成することが難しくなっ
てくるであろうと考えられる。 ［目的］そこで本発明は、デイジィ・チェーン回路をチ
ップ上で構成する半導体集積回路を提供することを目的
としている。
路を、リードフレームに直接ボンディングを行うことに
よって構成可能であるが、将来、多ピン・少ピッチ化が
進むとリードフレームに直接ボンディングを行う方法で
はデイジィ・チェーン回路を構成することが難しくなっ
てくるであろうと考えられる。 ［目的］そこで本発明は、デイジィ・チェーン回路をチ
ップ上で構成する半導体集積回路を提供することを目的
としている。
【０００７】
【課題を解決するための手段】本発明による半導体集積
回路は上記目的達成のため、所定の機能を有する論理セ
ルが配置されるコア領域部と、該コア領域部の論理セル
と外部との間の信号を伝達する入出力セルが配置される
Ｉ／Ｏセル領域部と、該Ｉ／Ｏセル領域部の入出力セル
の入出力端子となるパッドが配置されるパッド領域部と
からなるチップ領域を有する半導体集積回路であって、
前記パッド領域部には所定サイズのパッドを前記チップ
領域の各辺に対してほぼ水平位置に複数配設してなるパ
ッド列を複数列形成し、該各パッド列の任意のパッドを
接続してデイジィ・チェーン回路を形成するように構成
している。
回路は上記目的達成のため、所定の機能を有する論理セ
ルが配置されるコア領域部と、該コア領域部の論理セル
と外部との間の信号を伝達する入出力セルが配置される
Ｉ／Ｏセル領域部と、該Ｉ／Ｏセル領域部の入出力セル
の入出力端子となるパッドが配置されるパッド領域部と
からなるチップ領域を有する半導体集積回路であって、
前記パッド領域部には所定サイズのパッドを前記チップ
領域の各辺に対してほぼ水平位置に複数配設してなるパ
ッド列を複数列形成し、該各パッド列の任意のパッドを
接続してデイジィ・チェーン回路を形成するように構成
している。
【０００８】この場合、パッドの形状を長方形とし、前
記複数列のパッド列はパッドの長手方向に対して互いに
所定量ずらして配置することが有効である。
記複数列のパッド列はパッドの長手方向に対して互いに
所定量ずらして配置することが有効である。
【０００９】
【作用】本発明では、パッド領域部に所定サイズのパッ
ドがチップ領域の各辺に対してほぼ水平位置に複数配設
されてパッド列が複数列形成され、該各パッド列の任意
のパッドが接続されることによりデイジィ・チェーン回
路が形成される。また、パッドの形状が長方形とされ、
複数列のパッド列がパッドの長手方向に対して互いに所
定量ずらして配置することにより、容易にオープンショ
ートチェック用のデイジィ・チェーン回路が形成され
る。
ドがチップ領域の各辺に対してほぼ水平位置に複数配設
されてパッド列が複数列形成され、該各パッド列の任意
のパッドが接続されることによりデイジィ・チェーン回
路が形成される。また、パッドの形状が長方形とされ、
複数列のパッド列がパッドの長手方向に対して互いに所
定量ずらして配置することにより、容易にオープンショ
ートチェック用のデイジィ・チェーン回路が形成され
る。
【００１０】すなわち、デイジィ・チェーン回路がチッ
プ上で構成され、たとえ、ピン間ピッチが小さくなって
も量産性が保たれる。
プ上で構成され、たとえ、ピン間ピッチが小さくなって
も量産性が保たれる。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体集積回路の一実施例を示す
図であり、図１はその全体構成を示す平面図、図２はそ
の要部構成を示す拡大平面図である。まず、構成を説明
する。
１，２は本発明に係る半導体集積回路の一実施例を示す
図であり、図１はその全体構成を示す平面図、図２はそ
の要部構成を示す拡大平面図である。まず、構成を説明
する。
【００１２】半導体集積回路のチップ領域１は、大別し
て、コア領域部２、Ｉ／Ｏセル領域部３、パッド領域部
４があり、コア領域部２には所定の機能を有する論理セ
ルが配置され、Ｉ／Ｏセル領域部３にはコア領域部２の
論理セルと外部との間の信号を伝達する入出力セルとし
てのバッファ回路等（図示せず）が配置され、パッド領
域部４にはＩ／Ｏセル領域部３のバッファ回路等の入出
力端子となるパッドが配置されている。
て、コア領域部２、Ｉ／Ｏセル領域部３、パッド領域部
４があり、コア領域部２には所定の機能を有する論理セ
ルが配置され、Ｉ／Ｏセル領域部３にはコア領域部２の
論理セルと外部との間の信号を伝達する入出力セルとし
てのバッファ回路等（図示せず）が配置され、パッド領
域部４にはＩ／Ｏセル領域部３のバッファ回路等の入出
力端子となるパッドが配置されている。
【００１３】本実施例では、従来、ほぼ正方形であった
パッド領域部４に配設するパッド５の形状を、短手方向
は従来パッドとほぼ同じで、長手方向は従来パッドのほ
ぼ３個分の長さを有する長方形としている。そして、図
２に示すように、パッド５はチップ領域１の各辺に対し
てほぼ水平位置に複数配設してなる４列のパッド列６ａ
〜６ｄを形成しており、各パッド列６ａ〜６ｄはパッド
５の長手方向に対して互いに長手方向のパッド長の１／
３、すなわち、従来パッドのほぼ一辺の長さずつ、ずれ
て配置された状態で形成されている。
パッド領域部４に配設するパッド５の形状を、短手方向
は従来パッドとほぼ同じで、長手方向は従来パッドのほ
ぼ３個分の長さを有する長方形としている。そして、図
２に示すように、パッド５はチップ領域１の各辺に対し
てほぼ水平位置に複数配設してなる４列のパッド列６ａ
〜６ｄを形成しており、各パッド列６ａ〜６ｄはパッド
５の長手方向に対して互いに長手方向のパッド長の１／
３、すなわち、従来パッドのほぼ一辺の長さずつ、ずれ
て配置された状態で形成されている。
【００１４】以上の構成において、図３，４に基づいて
デイジィ・チェーン回路の形成を説明する。なお、図
中、７ａ〜７ｅはリードフレーム、Ａ〜Ｈはパッド５上
の任意エリア（以下、パッドエリアという）であり、パ
ッドエリアＡ〜Ｈのサイズは従来パッドのサイズとほぼ
一致している。
デイジィ・チェーン回路の形成を説明する。なお、図
中、７ａ〜７ｅはリードフレーム、Ａ〜Ｈはパッド５上
の任意エリア（以下、パッドエリアという）であり、パ
ッドエリアＡ〜Ｈのサイズは従来パッドのサイズとほぼ
一致している。
【００１５】まず、図６の左下部分に示すようなオープ
ンチェック用の回路を形成する場合、図３に示すよう
に、リードフレーム７ｂとパッドエリアＦ、同様に、リ
ードフレーム７ｃとパッドエリアＧ、リードフレーム７
ｄとパッドエリアＤ、リードフレーム７ｅとパッドエリ
アＥがボンディングにより接続されることにより形成さ
れる。
ンチェック用の回路を形成する場合、図３に示すよう
に、リードフレーム７ｂとパッドエリアＦ、同様に、リ
ードフレーム７ｃとパッドエリアＧ、リードフレーム７
ｄとパッドエリアＤ、リードフレーム７ｅとパッドエリ
アＥがボンディングにより接続されることにより形成さ
れる。
【００１６】また、図６の右上部分に示すようなオープ
ンショートチェック用の回路を形成する場合、図４に示
すように、リードフレーム７ａとパッドエリアＡ、同様
に、リードフレーム７ｂとパッドエリアＦ、リードフレ
ーム７ｃとパッドエリアＣ、リードフレーム７ｄとパッ
ドエリアＨがボンディングにより接続されることにより
形成される。
ンショートチェック用の回路を形成する場合、図４に示
すように、リードフレーム７ａとパッドエリアＡ、同様
に、リードフレーム７ｂとパッドエリアＦ、リードフレ
ーム７ｃとパッドエリアＣ、リードフレーム７ｄとパッ
ドエリアＨがボンディングにより接続されることにより
形成される。
【００１７】このように本実施例では、パッド領域部４
に所定サイズのパッド５を複数配設してパッド列を複数
列形成するとともに、各パッド列６ａ〜６ｄの任意のパ
ッド５をボンディングにより接続することによってデイ
ジィ・チェーン回路を形成することができる。また、パ
ッド５の形状を長方形として複数列のパッド列６ａ〜６
ｄをパッド５の長手方向に対して互いに所定量ずらして
配置することによって容易にオープンショートチェック
用のデイジィ・チェーン回路を形成することができ、２
種類のデイジィ・チェーン回路を容易に形成することが
できる。
に所定サイズのパッド５を複数配設してパッド列を複数
列形成するとともに、各パッド列６ａ〜６ｄの任意のパ
ッド５をボンディングにより接続することによってデイ
ジィ・チェーン回路を形成することができる。また、パ
ッド５の形状を長方形として複数列のパッド列６ａ〜６
ｄをパッド５の長手方向に対して互いに所定量ずらして
配置することによって容易にオープンショートチェック
用のデイジィ・チェーン回路を形成することができ、２
種類のデイジィ・チェーン回路を容易に形成することが
できる。
【００１８】したがって、デイジィ・チェーン回路をチ
ップ上で構成することができ、将来の多ピン・少ピッチ
化による量産性の問題を解決することができる。なお、
上記実施例によるパッドの形状、サイズ、並びにパッド
列の数はあくまでも一例であり、これらの値は任意であ
ることはいうまでもない。
ップ上で構成することができ、将来の多ピン・少ピッチ
化による量産性の問題を解決することができる。なお、
上記実施例によるパッドの形状、サイズ、並びにパッド
列の数はあくまでも一例であり、これらの値は任意であ
ることはいうまでもない。
【００１９】
【発明の効果】本発明では、パッド領域部に所定サイズ
のパッドをチップ領域の各辺に対してほぼ水平位置に複
数配設してパッド列を複数列形成するとともに、各パッ
ド列の任意のパッドを接続することによってデイジィ・
チェーン回路を形成することができる。
のパッドをチップ領域の各辺に対してほぼ水平位置に複
数配設してパッド列を複数列形成するとともに、各パッ
ド列の任意のパッドを接続することによってデイジィ・
チェーン回路を形成することができる。
【００２０】また、パッドの形状が長方形として複数列
のパッド列をパッドの長手方向に対して互いに所定量ず
らして配置することによって容易にオープンショートチ
ェック用のデイジィ・チェーン回路を形成することがで
きる。したがって、デイジィ・チェーン回路をチップ上
で構成することができ、たとえ、ピン間ピッチが小さく
なっても量産性を保つことができる。
のパッド列をパッドの長手方向に対して互いに所定量ず
らして配置することによって容易にオープンショートチ
ェック用のデイジィ・チェーン回路を形成することがで
きる。したがって、デイジィ・チェーン回路をチップ上
で構成することができ、たとえ、ピン間ピッチが小さく
なっても量産性を保つことができる。
【図１】本発明の半導体集積回路の全体構成を示す平面
図である。
図である。
【図２】本実施例の要部構成を示す拡大平面図である。
【図３】オープンチェック用の回路形成を説明するため
の図である。
の図である。
【図４】オープンショートチェック用の回路形成を説明
するための図である。
するための図である。
【図５】従来例のデイジィ・チェーン回路の形成を説明
するための図である。
するための図である。
【図６】デイジィ・チェーン回路を説明するための図で
ある。
ある。
１ チップ領域
２ コア領域部
３ Ｉ／Ｏセル領域部
４ パッド領域部
５ パッド５
６ａ〜６ｄ パッド列
７ａ〜７ｅ リードフレーム
Ａ〜Ｈ パッドエリア
Claims (2)
- 【請求項１】所定の機能を有する論理セルが配置される
コア領域部と、 該コア領域部の論理セルと外部との間の信号を伝達する
入出力セルが配置されるＩ／Ｏセル領域部と、 該Ｉ／Ｏセル領域部の入出力セルの入出力端子となるパ
ッドが配置されるパッド領域部と、 からなるチップ領域を有する半導体集積回路であって、 前記パッド領域部には所定サイズのパッドを前記チップ
領域の各辺に対してほぼ水平位置に複数配設してなるパ
ッド列を複数列形成し、該各パッド列の任意のパッドを
接続してデイジィ・チェーン回路を形成することを特徴
とする半導体集積回路。 - 【請求項２】前記パッドの形状を長方形とし、前記複数
列のパッド列はパッドの長手方向に対して互いに所定量
ずらして配置することを特徴とする請求項１の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182540A JPH0529546A (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182540A JPH0529546A (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529546A true JPH0529546A (ja) | 1993-02-05 |
Family
ID=16120081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182540A Pending JPH0529546A (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5746292A (en) * | 1994-10-28 | 1998-05-05 | Hino Jidosha Kogyo Kabushiki Kaisha | Disk brake device for reducing brake noise |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6116493A (en) * | 1997-12-25 | 2000-09-12 | Kabushiki Kaisha Shinkawa | Flip-chip bonding parts, flip-chip bonding confirmation parts and a flip-chip bonding method |
| US6302313B1 (en) | 1998-02-20 | 2001-10-16 | Kabushiki Kaisha Shinkawa | Flip-chip bonding method and apparatus |
-
1991
- 1991-07-23 JP JP3182540A patent/JPH0529546A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5746292A (en) * | 1994-10-28 | 1998-05-05 | Hino Jidosha Kogyo Kabushiki Kaisha | Disk brake device for reducing brake noise |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US5936260A (en) * | 1995-11-17 | 1999-08-10 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6157046A (en) * | 1995-11-17 | 2000-12-05 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6320201B1 (en) | 1995-11-17 | 2001-11-20 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6538264B2 (en) | 1995-11-17 | 2003-03-25 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6770906B2 (en) | 1995-11-17 | 2004-08-03 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6116493A (en) * | 1997-12-25 | 2000-09-12 | Kabushiki Kaisha Shinkawa | Flip-chip bonding parts, flip-chip bonding confirmation parts and a flip-chip bonding method |
| US6302313B1 (en) | 1998-02-20 | 2001-10-16 | Kabushiki Kaisha Shinkawa | Flip-chip bonding method and apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |