JPH04340720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04340720A JPH04340720A JP3112735A JP11273591A JPH04340720A JP H04340720 A JPH04340720 A JP H04340720A JP 3112735 A JP3112735 A JP 3112735A JP 11273591 A JP11273591 A JP 11273591A JP H04340720 A JPH04340720 A JP H04340720A
- Authority
- JP
- Japan
- Prior art keywords
- film
- halogen
- element isolation
- sio2
- sio2 film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，素子分離層形成時に発
生した，分離境界付近の欠陥を緩和する方法に関する。
生した，分離境界付近の欠陥を緩和する方法に関する。
【０００２】近年の半導体装置においては，素子の高集
積化，微細化が要求されている。このため，素子の表面
付近の欠陥が特性に及ぼす影響も大きくなってくるため
，欠陥の生じない素子分離層形成方法の開発が必要とな
る。
積化，微細化が要求されている。このため，素子の表面
付近の欠陥が特性に及ぼす影響も大きくなってくるため
，欠陥の生じない素子分離層形成方法の開発が必要とな
る。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て，１６はシリコン（Ｓｉ）基板， １７は二酸化シリ
コン（ＳｉＯ２）膜， １８は窒化シリコン（Ｓｉ３Ｎ
４） 膜， １９は素子分離ＳｉＯ２膜， ２０は欠陥
， ２１はＳｉ基板， ２２は素子分離用トレンチ，
２３は欠陥である。
て，１６はシリコン（Ｓｉ）基板， １７は二酸化シリ
コン（ＳｉＯ２）膜， １８は窒化シリコン（Ｓｉ３Ｎ
４） 膜， １９は素子分離ＳｉＯ２膜， ２０は欠陥
， ２１はＳｉ基板， ２２は素子分離用トレンチ，
２３は欠陥である。
【０００４】従来， 図４（ａ）に示すように，Ｓｉ基
板１６上に素子領域を分離するための素子分離ＳｉＯ２
膜１９を形成する時に，高温の熱処理等の原因で， Ｓ
ｉ基板１６の表面と， 素子分離ＳｉＯ２膜１９の境界
に欠陥２０が発生する。
板１６上に素子領域を分離するための素子分離ＳｉＯ２
膜１９を形成する時に，高温の熱処理等の原因で， Ｓ
ｉ基板１６の表面と， 素子分離ＳｉＯ２膜１９の境界
に欠陥２０が発生する。
【０００５】そのため， この欠陥の発生を阻止するた
めに， 素子分離方法を代えて，例えば，図４（ｂ）に
示すように，素子分離用トレンチ２２を形成して， 欠
陥２３のピークを素子領域から遠ざける方法や，また，
図４（ａ）に示したＬＯＣＯＳ法（選択酸化法）にお
いても，温度や時間等の素子分離層形成条件を換えて，
欠陥２０の発生量を少なくしていたが，完全に欠陥の発
生を阻止することは困難であった。
めに， 素子分離方法を代えて，例えば，図４（ｂ）に
示すように，素子分離用トレンチ２２を形成して， 欠
陥２３のピークを素子領域から遠ざける方法や，また，
図４（ａ）に示したＬＯＣＯＳ法（選択酸化法）にお
いても，温度や時間等の素子分離層形成条件を換えて，
欠陥２０の発生量を少なくしていたが，完全に欠陥の発
生を阻止することは困難であった。
【０００６】
【発明が解決しようとする課題】そのため，素子分離工
程の前，或いは，後にその領域にハロゲンを注入して，
素子分離層の境界に発生した欠陥を緩和する方法が考え
られた。
程の前，或いは，後にその領域にハロゲンを注入して，
素子分離層の境界に発生した欠陥を緩和する方法が考え
られた。
【０００７】しかし，上記のように，半導体基板全面に
ハロゲンを注入すると，素子領域内にハロゲンが注入さ
れ，新たにハロゲンによる欠陥の発生を促すため，本来
の欠陥抑制の効果以外にハロゲンによる欠陥の発生とい
った新たな問題を提起してしまう。
ハロゲンを注入すると，素子領域内にハロゲンが注入さ
れ，新たにハロゲンによる欠陥の発生を促すため，本来
の欠陥抑制の効果以外にハロゲンによる欠陥の発生とい
った新たな問題を提起してしまう。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２はＳｉＯ２
膜，３はＳｉＮｘ膜，４はフォトレジスト膜，５はハロ
ゲンイオン，６はハロゲン注入層，７は素子分離ＳｉＯ
２膜である。
図である。図において，１は半導体基板，２はＳｉＯ２
膜，３はＳｉＮｘ膜，４はフォトレジスト膜，５はハロ
ゲンイオン，６はハロゲン注入層，７は素子分離ＳｉＯ
２膜である。
【０００９】上記の問題点を解決するためには， 従来
，半導体基板全面にハロゲンを注入していたものを，素
子領域周辺のみに，選択的にハロゲンを注入すれば良い
。 このハロゲン注入層により，素子分離ＳｉＯ２膜形成時
の欠陥がハロゲンにより吸収される。その後，素子分離
絶縁膜を形成すれば，半導体基板と素子分離ＳｉＯ２膜
の境界の欠陥はハロゲンに吸収されて，欠陥のない半導
体基板が得られる。
，半導体基板全面にハロゲンを注入していたものを，素
子領域周辺のみに，選択的にハロゲンを注入すれば良い
。 このハロゲン注入層により，素子分離ＳｉＯ２膜形成時
の欠陥がハロゲンにより吸収される。その後，素子分離
絶縁膜を形成すれば，半導体基板と素子分離ＳｉＯ２膜
の境界の欠陥はハロゲンに吸収されて，欠陥のない半導
体基板が得られる。
【００１０】即ち， 本発明の目的は， 図１（ａ）に
示すように，半導体基板１の素子形成予定領域上に，
ＳｉＯ２膜２，ＳｉＮｘ膜３を積層し， フォトレジス
ト膜４を被覆して素子形成予定領域上にＳｉＯ２膜２，
ＳｉＮｘ膜３をパターニングし， フォトレジスト膜４
をマスクとして， 素子形成予定領域以外の半導体基板
１にハロゲン，または， ハロゲン化合物を注入し，し
かる後，図１（ｂ）に示すように，素子分離ＳｉＯ２膜
７を形成することにより達成する。
示すように，半導体基板１の素子形成予定領域上に，
ＳｉＯ２膜２，ＳｉＮｘ膜３を積層し， フォトレジス
ト膜４を被覆して素子形成予定領域上にＳｉＯ２膜２，
ＳｉＮｘ膜３をパターニングし， フォトレジスト膜４
をマスクとして， 素子形成予定領域以外の半導体基板
１にハロゲン，または， ハロゲン化合物を注入し，し
かる後，図１（ｂ）に示すように，素子分離ＳｉＯ２膜
７を形成することにより達成する。
【００１１】
【作用】本発明では，素子形成予定領域をＳｉＯ２膜，
Ｓｉ３Ｎ４膜 フォトレジスト膜でカバーして，ハ
ロゲンを注入することにより，素子領域内にハロゲン注
入のダメージを生じないで，ハロゲンを素子周辺に注入
することができる。
Ｓｉ３Ｎ４膜 フォトレジスト膜でカバーして，ハ
ロゲンを注入することにより，素子領域内にハロゲン注
入のダメージを生じないで，ハロゲンを素子周辺に注入
することができる。
【００１２】
【実施例】図２は本発明の一実施例の工程順模式断面図
，図３は本発明と従来例の半導体デバイス接合部のリー
ク電流特性比較である。
，図３は本発明と従来例の半導体デバイス接合部のリー
ク電流特性比較である。
【００１３】図において， ８はＳｉ基板，９はＳｉＯ
２膜，１０はＳｉＮｘ膜， １１はフォトレジスト膜，
１２はＣｌ＋ ， １３はＣｌ＋ 注入層， １４は素
子分離ＳｉＯ２膜， １５はＣｌである。図２により，
本発明の一実施例について説明する。
２膜，１０はＳｉＮｘ膜， １１はフォトレジスト膜，
１２はＣｌ＋ ， １３はＣｌ＋ 注入層， １４は素
子分離ＳｉＯ２膜， １５はＣｌである。図２により，
本発明の一実施例について説明する。
【００１４】図２（ａ）に示すように，Ｓｉ基板８上に
熱酸化法によりＳｉＯ２膜９を ２００Åの厚さに，
次に，ＣＶＤ法によりＳｉＮｘ膜１０を １，０００Å
の厚さに堆積する。図２（ｂ）に示すように，フォトレ
ジスト膜１１を ０．６μｍの厚さに塗布し， 素子形
成予定領域上にパターニングする。
熱酸化法によりＳｉＯ２膜９を ２００Åの厚さに，
次に，ＣＶＤ法によりＳｉＮｘ膜１０を １，０００Å
の厚さに堆積する。図２（ｂ）に示すように，フォトレ
ジスト膜１１を ０．６μｍの厚さに塗布し， 素子形
成予定領域上にパターニングする。
【００１５】続いて， このパターニングされたフォト
レジスト膜１１をマスクとして， ＳｉＮｘ膜１０を
ＲＩＥ法によりドライエッチングし， 引続きＳｉＯ２
膜９もエッチングする。 図２（ｃ）に示すように，イオン注入法により， 塩素
イオン （Ｃｌ＋） １２を加速電圧６０ｋｅＶ，ドー
ズ量５ｘ１０１５／ｃｍ２の条件で注入し， Ｓｉ基板
８内の素子形成予定領域の周囲にＣｌ＋ 注入層１３を
形成する。
レジスト膜１１をマスクとして， ＳｉＮｘ膜１０を
ＲＩＥ法によりドライエッチングし， 引続きＳｉＯ２
膜９もエッチングする。 図２（ｃ）に示すように，イオン注入法により， 塩素
イオン （Ｃｌ＋） １２を加速電圧６０ｋｅＶ，ドー
ズ量５ｘ１０１５／ｃｍ２の条件で注入し， Ｓｉ基板
８内の素子形成予定領域の周囲にＣｌ＋ 注入層１３を
形成する。
【００１６】図２（ｄ）に示すように，フォトレジスト
膜１１をアッシングにより除去する。図２（ｅ）に示す
ように，ウエット酸化法により，Ｓｉ基板８を酸化して
，素子分離領域に素子分離ＳｉＯ２膜１４を ６，００
０Åの厚さに形成する。
膜１１をアッシングにより除去する。図２（ｅ）に示す
ように，ウエット酸化法により，Ｓｉ基板８を酸化して
，素子分離領域に素子分離ＳｉＯ２膜１４を ６，００
０Åの厚さに形成する。
【００１７】この時， Ｃｌ１５は素子分離ＳｉＯ２膜
１４中に残るが， Ｓｉ基板８の素子領域周縁にもＣｌ
１５が残り， 素子分離ＳｉＯ２膜１４の形成時の歪み
や欠陥を吸収する。図２（ｆ）に示すように，ＳｉＮｘ
膜１０，ＳｉＯ２膜９を除去し，素子領域に素子を形成
していく。
１４中に残るが， Ｓｉ基板８の素子領域周縁にもＣｌ
１５が残り， 素子分離ＳｉＯ２膜１４の形成時の歪み
や欠陥を吸収する。図２（ｆ）に示すように，ＳｉＮｘ
膜１０，ＳｉＯ２膜９を除去し，素子領域に素子を形成
していく。
【００１８】本発明の一実施例では，Ｃｌ＋ を注入し
たが，このほか，弗素，臭素，沃素等のハロゲンのイオ
ン，或いは，ＢＦ，ＢＦ２，ＢＣｌ， ＢＣｌ２ 等の
ハロゲン化合物のイオンを用いても良い。
たが，このほか，弗素，臭素，沃素等のハロゲンのイオ
ン，或いは，ＢＦ，ＢＦ２，ＢＣｌ， ＢＣｌ２ 等の
ハロゲン化合物のイオンを用いても良い。
【００１９】この， ハロゲン， 或いはハロゲン化合
物のイオンを素子領域と素子分離領域の境界に注入する
ことで， 図３に本発明と従来例を比較して示すように
，接合部のリーク電流の特性が改善される。
物のイオンを素子領域と素子分離領域の境界に注入する
ことで， 図３に本発明と従来例を比較して示すように
，接合部のリーク電流の特性が改善される。
【００２０】また，ハロゲンイオン注入後に，素子分離
ＳｉＯ２膜を形成したが，逆に，素子分離ＳｉＯ２膜を
形成後，Ｓｉ基板と素子分離ＳｉＯ２膜の境界にハロゲ
ンイオンを注入しても同様の効果が得られる。
ＳｉＯ２膜を形成したが，逆に，素子分離ＳｉＯ２膜を
形成後，Ｓｉ基板と素子分離ＳｉＯ２膜の境界にハロゲ
ンイオンを注入しても同様の効果が得られる。
【００２１】
【発明の効果】以上説明したように， 本発明によれば
， 素子分離領域形成前後に，素子領域周辺に限定して
ハロゲンを注入することになるため，素子領域と素子分
離領域の境界の接合リークや酸化膜の耐圧特性が良くな
り，半導体装置の品質ならびに特性向上に寄与する。
， 素子分離領域形成前後に，素子領域周辺に限定して
ハロゲンを注入することになるため，素子領域と素子分
離領域の境界の接合リークや酸化膜の耐圧特性が良くな
り，半導体装置の品質ならびに特性向上に寄与する。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図
３】 本発明と従来例の半導体デバイス接合部のリー
ク電流特性比較
３】 本発明と従来例の半導体デバイス接合部のリー
ク電流特性比較
【図４】 従来例の説明図
１ 半導体基板
２ ＳｉＯ２膜
３ ＳｉＮｘ膜
４ フォトレジスト膜
５ ハロゲンイオン
６ ハロゲン注入層
７ 素子分離ＳｉＯ２膜
８ Ｓｉ基板
９ ＳｉＯ２膜
１０ ＳｉＮｘ膜
１１ フォトレジスト膜
１２ Ｃｌ＋
１３ Ｃｌ＋ 注入層
１４ 素子分離ＳｉＯ２膜
１５ Ｃｌ
Claims (1)
- 【請求項１】 半導体基板（１） の素子形成予定領
域上に， 二酸化シリコン膜（２），窒化シリコン膜（
３） を積層し， フォトレジスト膜（４） を被覆し
て素子形成予定領域上に該二酸化シリコン膜（２），該
窒化シリコン膜（３） をパターニングし， 該フォト
レジスト膜（４） をマスクとして， 素子形成予定領
域以外の該半導体基板（１） にハロゲン， または，
ハロゲン化合物を注入し，しかる後に素子分離酸化膜
（７） を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112735A JPH04340720A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112735A JPH04340720A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340720A true JPH04340720A (ja) | 1992-11-27 |
Family
ID=14594238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112735A Withdrawn JPH04340720A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340720A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154105A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Mach Co Ltd | Ｎｃプログラム作成装置 |
| JPH03178750A (ja) * | 1989-12-07 | 1991-08-02 | Yamazaki Mazak Corp | 工作機械における加工制御方法 |
-
1991
- 1991-05-17 JP JP3112735A patent/JPH04340720A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154105A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Mach Co Ltd | Ｎｃプログラム作成装置 |
| JPH03178750A (ja) * | 1989-12-07 | 1991-08-02 | Yamazaki Mazak Corp | 工作機械における加工制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |