JPH0474440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0474440A JPH0474440A JP18991590A JP18991590A JPH0474440A JP H0474440 A JPH0474440 A JP H0474440A JP 18991590 A JP18991590 A JP 18991590A JP 18991590 A JP18991590 A JP 18991590A JP H0474440 A JPH0474440 A JP H0474440A
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- etching
- oxide film
- insulating film
- etched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳ型の半導体装置の製造方法に関する
ものである。
ものである。
第２図（ａ）〜（ｃ）は従来のＬ Ｄ Ｄ （Ｌｉｇｈ
ｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造の１−ランジス
タの構造図とその製造フローを示す図である。この図に
おいて、］はシリコン基板、２は素子分離用のイオン注
入領域、３は素子分離用の厚い絶縁膜（−フィールド酸
化膜） ４はシリコン酸化膜、５は）・う、ジスクのデ
ー１〜電極であるポリシリコノ、６はイオン注入で形成
されたｎ−拡散層、７はゲー）・酸化膜、８は前記シリ
コン酸化膜４をエッチ、グして形成したサイドウォール
ス・ぐ−サ、９ばこのサイドウオールスペーサ８をマス
クにイオン注入して形成したｎ４拡散層である。
ｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造の１−ランジス
タの構造図とその製造フローを示す図である。この図に
おいて、］はシリコン基板、２は素子分離用のイオン注
入領域、３は素子分離用の厚い絶縁膜（−フィールド酸
化膜） ４はシリコン酸化膜、５は）・う、ジスクのデ
ー１〜電極であるポリシリコノ、６はイオン注入で形成
されたｎ−拡散層、７はゲー）・酸化膜、８は前記シリ
コン酸化膜４をエッチ、グして形成したサイドウォール
ス・ぐ−サ、９ばこのサイドウオールスペーサ８をマス
クにイオン注入して形成したｎ４拡散層である。
次に、この構造の製造フローを説明する。
まず、１−ラノンスタのゲート電極５を形成した後、例
えばＰのイオン注入によりｎ−拡散層６を形成する１、
その後、シリコノ酸化膜４をＣＶＤ法にてデポジシヨン
する（第２図（ａ））。
えばＰのイオン注入によりｎ−拡散層６を形成する１、
その後、シリコノ酸化膜４をＣＶＤ法にてデポジシヨン
する（第２図（ａ））。
次に、このノリコノ酸化膜４をＲＩ Ｅ （Ｒｅａｃｔ
ｉｖｅｔｏｎ Ｅｔｃｈｉｎｇ）により異方性のエツチ
ングを行い、サイドウオールスペーサ８を形成する（第
２図（ｂ））、、次いで、このサイドウオールスペーサ
８をマスクに、例えばＡｓのイオン注入を行い、ｎ＋拡
散層９を形成する（第２図（Ｃ））。
ｉｖｅｔｏｎ Ｅｔｃｈｉｎｇ）により異方性のエツチ
ングを行い、サイドウオールスペーサ８を形成する（第
２図（ｂ））、、次いで、このサイドウオールスペーサ
８をマスクに、例えばＡｓのイオン注入を行い、ｎ＋拡
散層９を形成する（第２図（Ｃ））。
以上のように、従来の技術ではｎ−拡散層６上のシリコ
ン酸化膜４を完全に除去するために、ＲＩＥによる異方
性エツチングを過剰にしなければならず、そのため、素
子分離用のフィールド酸化膜３が薄くなり、素子分離耐
圧が低下および劣化するなどの問題点があった。
ン酸化膜４を完全に除去するために、ＲＩＥによる異方
性エツチングを過剰にしなければならず、そのため、素
子分離用のフィールド酸化膜３が薄くなり、素子分離耐
圧が低下および劣化するなどの問題点があった。
この発明に係る半導体装置の製造方法は、サイドウオー
ルスペーサを形成するための絶縁膜の形成前にエツチン
グ時の保護膜を形成し、この保護膜の上に絶縁膜を形成
した後、異方性エツチングにより絶縁膜をエツチングし
、サイドウオールスペーサを形成するものである。
ルスペーサを形成するための絶縁膜の形成前にエツチン
グ時の保護膜を形成し、この保護膜の上に絶縁膜を形成
した後、異方性エツチングにより絶縁膜をエツチングし
、サイドウオールスペーサを形成するものである。
この発明においては、エツチング時の保護膜を形成した
ことにより、エツチング時にフィールド酸化膜が膜減り
することを防止する。
ことにより、エツチング時にフィールド酸化膜が膜減り
することを防止する。
以下、この発明の一実施例を図面について説明する。
第１図（ａ）〜（ｅ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図である。
法の一実施例を示す工程断面図である。
この図において、第２図と同一符号は同一構成部分を示
し、１０はエッチジグ時にフィールド酸化膜３を保護す
るための保護膜で、例えばシリコン窒化膜である。
し、１０はエッチジグ時にフィールド酸化膜３を保護す
るための保護膜で、例えばシリコン窒化膜である。
以下、この発明の製造工程について説明する。
従来例と同様にゲート電極５ｖｎ−拡散層６を形成した
後、エッチツク時の保護膜となるシリコン窒化膜１０
ｒｅ ＣＶ Ｄ法により３００λ程度に形成する（第１
図（ａ）ｉ、次に、ＲＩＥによる異方性エツチングを行
い、サイドウオルスペサ８を形成する（第１図（ｂ））
。この時、シリコン酸化ｙａとシリコン窒化膜１ｏのエ
ツチングレートに差がでるようなエツチングパラメータ
を設定する。例えば、シリコン酸化膜４のエツチング時
−１−は約６００六／＋ｎｉｎ、シリコン窒化膜１０の
エツチングし−−−＋・は約２００大／ｍｉｎとする。
後、エッチツク時の保護膜となるシリコン窒化膜１０
ｒｅ ＣＶ Ｄ法により３００λ程度に形成する（第１
図（ａ）ｉ、次に、ＲＩＥによる異方性エツチングを行
い、サイドウオルスペサ８を形成する（第１図（ｂ））
。この時、シリコン酸化ｙａとシリコン窒化膜１ｏのエ
ツチングレートに差がでるようなエツチングパラメータ
を設定する。例えば、シリコン酸化膜４のエツチング時
−１−は約６００六／＋ｎｉｎ、シリコン窒化膜１０の
エツチングし−−−＋・は約２００大／ｍｉｎとする。
このようにエツチングレートを選ぶと、サイドウオール
スペーサ８を形成するためにシリコン酸化膜４をエツチ
ングしてしまってもシリコン窒化膜１０はあまりエツチ
ングされないため、下地のフィールド酸化膜３まではエ
ツチングされない。その後、サイドウオー）Ｌスペーサ
８をマスクにイオン注入してｎ＋拡散層９を形成する（
第１図（Ｃ））。
スペーサ８を形成するためにシリコン酸化膜４をエツチ
ングしてしまってもシリコン窒化膜１０はあまりエツチ
ングされないため、下地のフィールド酸化膜３まではエ
ツチングされない。その後、サイドウオー）Ｌスペーサ
８をマスクにイオン注入してｎ＋拡散層９を形成する（
第１図（Ｃ））。
ナオ、上記実施例ではエツチング時のフィールド酸化膜
３の保護膜としてシリコン窒化膜１０を用いたものを示
したが、これに限らず他に保護膜としてＴａ２０ｇ膜な
どを用いても良い。
３の保護膜としてシリコン窒化膜１０を用いたものを示
したが、これに限らず他に保護膜としてＴａ２０ｇ膜な
どを用いても良い。
以上説明したように、この発明は、サイドウオルスペー
サを形成するための絶縁膜の形成前にエツチング時の保
護膜を形成し、この保護膜の上に絶縁膜を形成した後、
異方性エツチングにより絶縁膜をエツチングし、サイド
ウオールスペーサを形成するので、フィールド酸化膜の
膜減りを防止することができ、したがって、素子間のリ
ーク電流が少なく、経時変化の小さい高信頼性の半導体
装置が得られる効果がある。。
サを形成するための絶縁膜の形成前にエツチング時の保
護膜を形成し、この保護膜の上に絶縁膜を形成した後、
異方性エツチングにより絶縁膜をエツチングし、サイド
ウオールスペーサを形成するので、フィールド酸化膜の
膜減りを防止することができ、したがって、素子間のリ
ーク電流が少なく、経時変化の小さい高信頼性の半導体
装置が得られる効果がある。。
第１図はこの発明の一実施例による半導体装置の製造工
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２は素子分離用のイオ
ン注入領域、３はフィールド酸化膜、４はシリコ′／酸
化膜、５はポリシリコノ、６はｎ拡散層、７はデー１〜
酸化膜、８はサイドウオールスペーサ、９はｎ４拡散層
、１０はシリコン窒化膜である。。 なお、各図中の同一符号は同一またＬよ相当部分を示す
、１ 代理人 大 岩 増 雄 （外２名）第 図 第 図 ら
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２は素子分離用のイオ
ン注入領域、３はフィールド酸化膜、４はシリコ′／酸
化膜、５はポリシリコノ、６はｎ拡散層、７はデー１〜
酸化膜、８はサイドウオールスペーサ、９はｎ４拡散層
、１０はシリコン窒化膜である。。 なお、各図中の同一符号は同一またＬよ相当部分を示す
、１ 代理人 大 岩 増 雄 （外２名）第 図 第 図 ら
Claims (1)
- フィールド絶縁膜で素子間分離されたＬＤＤ構造のト
ランジスタのゲート電極にサイドウォールスペーサを形
成するために設けられた絶縁膜のエッチング工程におい
て、前記絶縁膜の形成前にエッチング時の保護膜を形成
し、この保護膜の上に前記絶縁膜を形成した後、異方性
エッチングにより前記絶縁膜をエッチングし、サイドウ
ォールスペーサを形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991590A JPH0474440A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991590A JPH0474440A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474440A true JPH0474440A (ja) | 1992-03-09 |
Family
ID=16249340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18991590A Pending JPH0474440A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554871A (en) * | 1994-11-09 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor with nitrogen doping |
-
1990
- 1990-07-16 JP JP18991590A patent/JPH0474440A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554871A (en) * | 1994-11-09 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor with nitrogen doping |
| US5731233A (en) * | 1994-11-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US5911103A (en) * | 1994-11-09 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US6159783A (en) * | 1994-11-09 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US6287906B1 (en) | 1994-11-09 | 2001-09-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
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