JPH04340723A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JPH04340723A JPH04340723A JP11275591A JP11275591A JPH04340723A JP H04340723 A JPH04340723 A JP H04340723A JP 11275591 A JP11275591 A JP 11275591A JP 11275591 A JP11275591 A JP 11275591A JP H04340723 A JPH04340723 A JP H04340723A
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- Japan
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- insulating film
- film
- source
- gate electrode
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法及
び半導体装置に関する。集積回路の高集積化とともに，
高速化への要求もますます大きくなってきている。最近
，ＭＯＳＦＥＴにおいては素子の微細化のほかに，ソー
ス・ドレインの拡散層表面にシリサイドを形成すること
によってソース・ドレイン抵抗を下げ，高速化を図る技
術の実用化が始まっている。
び半導体装置に関する。集積回路の高集積化とともに，
高速化への要求もますます大きくなってきている。最近
，ＭＯＳＦＥＴにおいては素子の微細化のほかに，ソー
ス・ドレインの拡散層表面にシリサイドを形成すること
によってソース・ドレイン抵抗を下げ，高速化を図る技
術の実用化が始まっている。
【０００２】
【従来の技術】図４（ａ） 〜（ｅ） はこのようなＭ
ＯＳＦＥＴを製造する従来例を示す工程順断面図であり
，以下，これらの図を参照しながら従来例について説明
する。
ＯＳＦＥＴを製造する従来例を示す工程順断面図であり
，以下，これらの図を参照しながら従来例について説明
する。
【０００３】図４（ａ）
ｐ−Ｓｉ基板１にフィールド酸化膜２を形成した後，ゲ
ート電極を形成する。３はゲート絶縁膜，４はポリＳｉ
のゲート電極，５はＳｉＯ２ 膜を表す。
ート電極を形成する。３はゲート絶縁膜，４はポリＳｉ
のゲート電極，５はＳｉＯ２ 膜を表す。
【０００４】ゲート電極４をマスクにしてｎ型不純物を
イオン注入し，ｎ− 型の第１の拡散領域６を形成する
。 図４（ｂ） ゲート電極４側面にＳｉＯ２ 側壁７を形成した後，そ
れをマスクにしてｎ型不純物をイオン注入し，ｎ＋ 型
の第２の拡散領域８を形成する。
イオン注入し，ｎ− 型の第１の拡散領域６を形成する
。 図４（ｂ） ゲート電極４側面にＳｉＯ２ 側壁７を形成した後，そ
れをマスクにしてｎ型不純物をイオン注入し，ｎ＋ 型
の第２の拡散領域８を形成する。
【０００５】図４（ｃ）
第１の拡散領域６と第２の拡散領域８は活性化熱処理に
よりソース・ドレイン領域９を形成する。
よりソース・ドレイン領域９を形成する。
【０００６】全面にＴｉを堆積した後加熱してＴｉを基
板のＳｉと反応させ，ソース・ドレイン領域９表面にＴ
ｉＳｉ２ 層１０を形成する。 図４（ｄ） 層間絶縁膜として全面にＢＰＳＧ膜１２を堆積し，レジ
ストマスクを用いて異方性エッチングによりＢＰＳＧ膜
１２にソース・ドレイン領域９を露出するコンタクトホ
ール１３を形成する。コンタクトホール１３のエッジは
配線金属を埋め込む時のカバレッジを悪くするので，レ
ジストマスクを除去した後リフロー等の熱処理を加えて
エッジをなだらかにする。
板のＳｉと反応させ，ソース・ドレイン領域９表面にＴ
ｉＳｉ２ 層１０を形成する。 図４（ｄ） 層間絶縁膜として全面にＢＰＳＧ膜１２を堆積し，レジ
ストマスクを用いて異方性エッチングによりＢＰＳＧ膜
１２にソース・ドレイン領域９を露出するコンタクトホ
ール１３を形成する。コンタクトホール１３のエッジは
配線金属を埋め込む時のカバレッジを悪くするので，レ
ジストマスクを除去した後リフロー等の熱処理を加えて
エッジをなだらかにする。
【０００７】図４（ｅ）
全面に配線金属を堆積し，それをパターニングしてソー
ス・ドレイン電極１４を形成する。
ス・ドレイン電極１４を形成する。
【０００８】ところが，この従来の方法には次のような
問題点がある。■ＢＰＳＧ膜１２をエッチングしてコン
タクトホール１３を形成する時，下地のＴｉＳｉ２ 層
１０までエッチングしてしまう危険がある。これは，Ｔ
ｉＳｉ２ に対するＢＰＳＧのエッチング選択比が充分
大きくないためと，基板１内のコンタクト位置の違いに
よるエッチング速度のばらつきを考慮して，エッチング
終点から２〜１０％のオーバーエッチ時間を設けている
ことによるものである。
問題点がある。■ＢＰＳＧ膜１２をエッチングしてコン
タクトホール１３を形成する時，下地のＴｉＳｉ２ 層
１０までエッチングしてしまう危険がある。これは，Ｔ
ｉＳｉ２ に対するＢＰＳＧのエッチング選択比が充分
大きくないためと，基板１内のコンタクト位置の違いに
よるエッチング速度のばらつきを考慮して，エッチング
終点から２〜１０％のオーバーエッチ時間を設けている
ことによるものである。
【０００９】■レジストマスクを除去する処理において
，希フッ酸溶液にコンタクトホール１３に露出するＴｉ
Ｓｉ２ 層１０が溶出してしまう。■リフロー等の熱処
理を加えるとソース・ドレイン領域９表面からＴｉＳｉ
２ 層１０を通してＰ（燐）やＢ（ホウ素）等の不純物
が外部に拡散したり，逆に外部から不純物がＴｉＳｉ２
層１０を通してソース・ドレイン領域９に入ってきた
りするため，ソース・ドレイン領域９表面の不純物濃度
が下がり，コンタクト抵抗が増加する。
，希フッ酸溶液にコンタクトホール１３に露出するＴｉ
Ｓｉ２ 層１０が溶出してしまう。■リフロー等の熱処
理を加えるとソース・ドレイン領域９表面からＴｉＳｉ
２ 層１０を通してＰ（燐）やＢ（ホウ素）等の不純物
が外部に拡散したり，逆に外部から不純物がＴｉＳｉ２
層１０を通してソース・ドレイン領域９に入ってきた
りするため，ソース・ドレイン領域９表面の不純物濃度
が下がり，コンタクト抵抗が増加する。
【００１０】■補償イオン注入により，ソース・ドレイ
ン領域９表面の不純物濃度を上げると，その活性化のた
めの熱処理が必要となり，■と同様に不純物の外部拡散
が生じて，またソース・ドレイン領域９表面の不純物濃
度に変化を来す。
ン領域９表面の不純物濃度を上げると，その活性化のた
めの熱処理が必要となり，■と同様に不純物の外部拡散
が生じて，またソース・ドレイン領域９表面の不純物濃
度に変化を来す。
【００１１】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するための半導体装置の製造方法及び問題点を解
決した半導体装置を提供することを目的とする。
を解決するための半導体装置の製造方法及び問題点を解
決した半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１及び図２は第１の実
施例を示す工程順断面図，図３は第２の実施例を示す工
程順断面図である。
施例を示す工程順断面図，図３は第２の実施例を示す工
程順断面図である。
【００１３】上記課題は，半導体基板１上にゲート絶縁
膜３を介してゲート電極４を形成する工程と， 該ゲー
ト電極４側面に絶縁膜側壁７を形成する工程と，該半導
体基板１のソース・ドレイン領域９表面に金属層１０を
形成した後，全面に第１の絶縁膜１１，１１ａ，第２の
絶縁膜１２をこの順に堆積する工程と，マスクを用いて
該第２の絶縁膜１２を異方性エッチングして該ソース・
ドレイン領域９上に該第１の絶縁膜１１を露出するコン
タクトホール１３を形成する工程と，該コンタクトホー
ル１３から該第１の絶縁膜１１， １１ａ を通して該
ソース・ドレイン領域９に補償イオン注入を行った後活
性化熱処理を行う工程と，上記全部の工程の後に該コン
タクトホール１３内の該第１の絶縁膜１１， １１ａ
を除去する工程を有する半導体装置の製造方法によって
解決される。
膜３を介してゲート電極４を形成する工程と， 該ゲー
ト電極４側面に絶縁膜側壁７を形成する工程と，該半導
体基板１のソース・ドレイン領域９表面に金属層１０を
形成した後，全面に第１の絶縁膜１１，１１ａ，第２の
絶縁膜１２をこの順に堆積する工程と，マスクを用いて
該第２の絶縁膜１２を異方性エッチングして該ソース・
ドレイン領域９上に該第１の絶縁膜１１を露出するコン
タクトホール１３を形成する工程と，該コンタクトホー
ル１３から該第１の絶縁膜１１， １１ａ を通して該
ソース・ドレイン領域９に補償イオン注入を行った後活
性化熱処理を行う工程と，上記全部の工程の後に該コン
タクトホール１３内の該第１の絶縁膜１１， １１ａ
を除去する工程を有する半導体装置の製造方法によって
解決される。
【００１４】また，前記第１の絶縁膜が窒化シリコン膜
１１或いは酸化シリコン膜１１ａ と窒化シリコン膜１
１をこの順に積層した複合膜である半導体装置の製造方
法によって解決される。
１１或いは酸化シリコン膜１１ａ と窒化シリコン膜１
１をこの順に積層した複合膜である半導体装置の製造方
法によって解決される。
【００１５】また，半導体基板１と，該半導体基板１上
にゲート絶縁膜３を介して形成されたゲート電極４と，
該ゲート電極４側面に形成された絶縁膜側壁７と，該半
導体基板１のソース・ドレイン領域９表面に形成された
金属層１０と，該金属層１０，該絶縁膜側壁７，該ゲー
ト電極４を覆って展延し，該ソース・ドレイン領域９に
開孔をもつ窒化シリコン膜１１を有する半導体装置によ
って解決される。
にゲート絶縁膜３を介して形成されたゲート電極４と，
該ゲート電極４側面に形成された絶縁膜側壁７と，該半
導体基板１のソース・ドレイン領域９表面に形成された
金属層１０と，該金属層１０，該絶縁膜側壁７，該ゲー
ト電極４を覆って展延し，該ソース・ドレイン領域９に
開孔をもつ窒化シリコン膜１１を有する半導体装置によ
って解決される。
【００１６】
【作用】本発明では金属層１０の上に第１の絶縁膜１１
を形成しているので，その第１の絶縁膜１１がコンタク
トホール１３を形成する際のエッチングストッパとなる
。また，コンタクトホール１３形成用のレジストマスク
を例えば希フッ酸でエッチング除去するとき，金属層１
０が溶出する心配がない。
を形成しているので，その第１の絶縁膜１１がコンタク
トホール１３を形成する際のエッチングストッパとなる
。また，コンタクトホール１３形成用のレジストマスク
を例えば希フッ酸でエッチング除去するとき，金属層１
０が溶出する心配がない。
【００１７】また，コンタクトホール１３からソース・
ドレイン領域９に補償イオン注入を行い，その後活性化
熱処理を行う時，第１の絶縁膜１１の存在により，金属
層１０を通して不純物が外部に出たり，ソース・ドレイ
ン領域９に入ったりすることを抑制できる。
ドレイン領域９に補償イオン注入を行い，その後活性化
熱処理を行う時，第１の絶縁膜１１の存在により，金属
層１０を通して不純物が外部に出たり，ソース・ドレイ
ン領域９に入ったりすることを抑制できる。
【００１８】また，第１の絶縁膜として酸化シリコン膜
１１ａ と窒化シリコン膜１１をこの順に積層した複合
膜を形成すれば，コンタクトホール１３内の第１の絶縁
膜を除去する時，まず窒化シリコン膜１１を除去し，次
いで金属層１０に対して選択エッチ比の高いエッチング
ガスに切り換えて酸化シリコン膜１１ａ をエッチング
できるから，金属層１０を過度にエッチングすることが
防止できる。
１１ａ と窒化シリコン膜１１をこの順に積層した複合
膜を形成すれば，コンタクトホール１３内の第１の絶縁
膜を除去する時，まず窒化シリコン膜１１を除去し，次
いで金属層１０に対して選択エッチ比の高いエッチング
ガスに切り換えて酸化シリコン膜１１ａ をエッチング
できるから，金属層１０を過度にエッチングすることが
防止できる。
【００１９】さらに，第１の絶縁膜１１を窒化シリコン
膜とし，金属層１０，絶縁膜側壁７，ゲート電極４を覆
って展延するように形成した構造では，ホットキャリア
による特性劣化に対する耐性が向上する。
膜とし，金属層１０，絶縁膜側壁７，ゲート電極４を覆
って展延するように形成した構造では，ホットキャリア
による特性劣化に対する耐性が向上する。
【００２０】
【実施例】図１（ａ） 〜（ｅ） は第１の実施例を示
す工程順断面図（その１），図２（ｆ）， （ｇ）は第
１の実施例を示す工程順断面図（その２）である。以下
，これらの図を参照しながら第１の実施例について説明
する。
す工程順断面図（その１），図２（ｆ）， （ｇ）は第
１の実施例を示す工程順断面図（その２）である。以下
，これらの図を参照しながら第１の実施例について説明
する。
【００２１】図１（ａ）
ｐ−Ｓｉ基板１に，厚さが例えば５０００Åのフィール
ド酸化膜２を形成した後，熱酸化によりｐ−Ｓｉ基板１
表面に，厚さが例えば１５０ Åのゲート絶縁膜３を形
成する。 その上に厚さが例えば２０００ÅのポリＳｉ膜，厚さが
例えば３００ Åの酸化シリコン膜を順次堆積し，それ
らをパターニングしてゲート電極４，絶縁膜５を形成す
る。
ド酸化膜２を形成した後，熱酸化によりｐ−Ｓｉ基板１
表面に，厚さが例えば１５０ Åのゲート絶縁膜３を形
成する。 その上に厚さが例えば２０００ÅのポリＳｉ膜，厚さが
例えば３００ Åの酸化シリコン膜を順次堆積し，それ
らをパターニングしてゲート電極４，絶縁膜５を形成す
る。
【００２２】絶縁膜５とゲート電極４をマスクにしてｎ
型不純物をイオン注入し，ｎ− 型の第１の拡散領域６
を形成する。注入条件は，例えばイオン種Ｐ＋ ，加速
エネルギー３０ｋｅＶ，ドーズ量１Ｅ１３である。
型不純物をイオン注入し，ｎ− 型の第１の拡散領域６
を形成する。注入条件は，例えばイオン種Ｐ＋ ，加速
エネルギー３０ｋｅＶ，ドーズ量１Ｅ１３である。
【００２３】図１（ｂ）
ゲート電極４側面に厚さ約１２００ÅのＳｉＯ２ 側壁
７を形成した後，それをマスクにしてｎ型不純物をイオ
ン注入し，ｎ＋ 型の第２の拡散領域８を形成する。注
入条件は，例えばイオン種Ａｓ＋ ，加速エネルギー３
０ｋｅＶ，ドーズ量４Ｅ１５である。
７を形成した後，それをマスクにしてｎ型不純物をイオ
ン注入し，ｎ＋ 型の第２の拡散領域８を形成する。注
入条件は，例えばイオン種Ａｓ＋ ，加速エネルギー３
０ｋｅＶ，ドーズ量４Ｅ１５である。
【００２４】図１（ｃ）
第１の拡散領域６と第２の拡散領域８は活性化熱処理に
よりソース・ドレイン領域９を形成する。その厚さは約
０．１ μｍである。
よりソース・ドレイン領域９を形成する。その厚さは約
０．１ μｍである。
【００２５】全面に厚さ６００ ÅのＴｉを堆積した後
，６５０ ℃， ３０秒の高速加熱処理（ＲＴＡ）を行
い，Ｔｉを基板中のＳｉと反応させて，ソース・ドレイ
ン領域９表面にチタンシリサイド（ＴｉＳｉｘ ）層を
形成する。酸化シリコン膜上のＴｉは未反応のまま残る
が，それはエッチングにより除去する。その後，７５０
℃， ３０秒のＲＴＡを施すことにより，ＴｉＳｉ２
層１０を形成する。
，６５０ ℃， ３０秒の高速加熱処理（ＲＴＡ）を行
い，Ｔｉを基板中のＳｉと反応させて，ソース・ドレイ
ン領域９表面にチタンシリサイド（ＴｉＳｉｘ ）層を
形成する。酸化シリコン膜上のＴｉは未反応のまま残る
が，それはエッチングにより除去する。その後，７５０
℃， ３０秒のＲＴＡを施すことにより，ＴｉＳｉ２
層１０を形成する。
【００２６】図１（ｄ）
ＣＶＤ法により，全面に厚さ２００ Åの窒化シリコン
（Ｓｉ３ Ｎ４ ）膜１１， 厚さ４０００ÅのＢＰＳ
Ｇ膜１２を堆積する。
（Ｓｉ３ Ｎ４ ）膜１１， 厚さ４０００ÅのＢＰＳ
Ｇ膜１２を堆積する。
【００２７】図１（ｅ）
レジストマスク（図示せず）を用いて異方性エッチング
によりＢＰＳＧ膜１２をエッチングし，コンタクトホー
ル１３を形成する。この時，Ｓｉ３Ｎ４ 膜１１はエッ
チングストッパとなる。エッチング後，レジストマスク
を剥離する。
によりＢＰＳＧ膜１２をエッチングし，コンタクトホー
ル１３を形成する。この時，Ｓｉ３Ｎ４ 膜１１はエッ
チングストッパとなる。エッチング後，レジストマスク
を剥離する。
【００２８】図２（ｆ）
異方性エッチング後のコンタクトホール１３のエッジは
ほぼ直角に形成され，このままでは配線金属を埋め込む
時のカバレッジを悪くするので，例えば８５０ ℃，窒
素中２０分のリフロー処理，または，１０５０℃，１０
秒程度のＲＴＡ処理を加えてエッジをなだらかにする。 図中，１２ａ はエッジがなだらかになったＢＰＳＧ膜
を表す。
ほぼ直角に形成され，このままでは配線金属を埋め込む
時のカバレッジを悪くするので，例えば８５０ ℃，窒
素中２０分のリフロー処理，または，１０５０℃，１０
秒程度のＲＴＡ処理を加えてエッジをなだらかにする。 図中，１２ａ はエッジがなだらかになったＢＰＳＧ膜
を表す。
【００２９】この処理により，ソース・ドレイン領域９
からＴｉＳｉ２ 層１０を通してｎ型不純物（Ａｓ）が
外部に拡散することがある。あるいは，形成されたコン
タクトホール１３の位置ずれにより，ソース・ドレイン
領域９より外側にコンタクトホール１３の一部がかかっ
た場合，接合リークを生じたり，配線金属と基板間の短
絡が生じることがある。こういう場合，その分を補償す
るためのイオン注入を行う。注入条件は，例えばイオン
種Ｐ＋ ，加速エネルギー３０ｋｅＶ，ドーズ量１Ｅ１
４である。その後，８００ ℃，窒素中２０分の活性化
熱処理を行う。
からＴｉＳｉ２ 層１０を通してｎ型不純物（Ａｓ）が
外部に拡散することがある。あるいは，形成されたコン
タクトホール１３の位置ずれにより，ソース・ドレイン
領域９より外側にコンタクトホール１３の一部がかかっ
た場合，接合リークを生じたり，配線金属と基板間の短
絡が生じることがある。こういう場合，その分を補償す
るためのイオン注入を行う。注入条件は，例えばイオン
種Ｐ＋ ，加速エネルギー３０ｋｅＶ，ドーズ量１Ｅ１
４である。その後，８００ ℃，窒素中２０分の活性化
熱処理を行う。
【００３０】なお，異方性エッチング後のコンタクトホ
ール１３のエッジをなだらかにする熱処理は，補償イオ
ン注入後の活性化熱処理がそれを兼ねることも可能であ
る。 図２（ｇ） エッチングガス（ＨＢｒ＋Ｏ２ ）によりコンタクトホ
ール１３内のＳｉ３ Ｎ４ 膜１１をエッチングして除
去しＴｉＳｉ２ 層１０を露出した後，全面に配線金属
として例えばＡｌを堆積し，それをパターニングしてソ
ース・ドレイン電極１４を形成する。このようにして低
抵抗コンタクトが実現された。
ール１３のエッジをなだらかにする熱処理は，補償イオ
ン注入後の活性化熱処理がそれを兼ねることも可能であ
る。 図２（ｇ） エッチングガス（ＨＢｒ＋Ｏ２ ）によりコンタクトホ
ール１３内のＳｉ３ Ｎ４ 膜１１をエッチングして除
去しＴｉＳｉ２ 層１０を露出した後，全面に配線金属
として例えばＡｌを堆積し，それをパターニングしてソ
ース・ドレイン電極１４を形成する。このようにして低
抵抗コンタクトが実現された。
【００３１】上の実施例では補償イオン注入を行ったが
，Ｓｉ３ Ｎ４ 膜１１が充分厚く，ソース・ドレイン
領域９から不純物の外部拡散が充分に抑制され，同時に
コンタクトホール１３の位置合わせずれによる不良が生
じない場合には，補償イオン注入を省略しても良好な低
抵抗のコンタクトが形成できる。
，Ｓｉ３ Ｎ４ 膜１１が充分厚く，ソース・ドレイン
領域９から不純物の外部拡散が充分に抑制され，同時に
コンタクトホール１３の位置合わせずれによる不良が生
じない場合には，補償イオン注入を省略しても良好な低
抵抗のコンタクトが形成できる。
【００３２】図３（ａ） 〜（ｅ） は第２の実施例を
示す工程順断面図である。Ｓｉ３ Ｎ４ はＳｉに対し
て（ＨＢｒ＋Ｏ２）によるエッチング選択比が２程度な
ので，コンタクトホール１３内のＳｉ３ Ｎ４ 膜１１
をエッチング除去する時，下地のＳｉまでエッチングす
るおそれがある。それを避けるため，Ｓｉ３ Ｎ４ 膜
１１に替えてＳｉに対するエッチング選択比の高いＳｉ
Ｏ２ 膜１１ａ とＳｉ３ Ｎ４ 膜１１の複合膜を用
いる例について説明する。
示す工程順断面図である。Ｓｉ３ Ｎ４ はＳｉに対し
て（ＨＢｒ＋Ｏ２）によるエッチング選択比が２程度な
ので，コンタクトホール１３内のＳｉ３ Ｎ４ 膜１１
をエッチング除去する時，下地のＳｉまでエッチングす
るおそれがある。それを避けるため，Ｓｉ３ Ｎ４ 膜
１１に替えてＳｉに対するエッチング選択比の高いＳｉ
Ｏ２ 膜１１ａ とＳｉ３ Ｎ４ 膜１１の複合膜を用
いる例について説明する。
【００３３】図３（ａ） 参照
この図は図１（ｃ） の再掲で，ここまでの工程は第１
の実施例と同じである。 図３（ｂ） ＣＶＤ法により，全面に厚さ２００ Åの酸化シリコン
（ＳｉＯ２ ）膜１１ａ ，厚さ２００ Åの窒化シリ
コン（Ｓｉ３ Ｎ４ ）膜１１， 厚さ４０００ÅのＢ
ＰＳＧ膜１２をこの順に堆積する。
の実施例と同じである。 図３（ｂ） ＣＶＤ法により，全面に厚さ２００ Åの酸化シリコン
（ＳｉＯ２ ）膜１１ａ ，厚さ２００ Åの窒化シリ
コン（Ｓｉ３ Ｎ４ ）膜１１， 厚さ４０００ÅのＢ
ＰＳＧ膜１２をこの順に堆積する。
【００３４】図３（ｃ）
レジストマスク（図示せず）を用いて異方性エッチング
によりＢＰＳＧ膜１２をエッチングし，コンタクトホー
ル１３を形成する。この時，Ｓｉ３Ｎ４ 膜１１はエッ
チングストッパとなる。エッチング後，レジストマスク
を剥離する。
によりＢＰＳＧ膜１２をエッチングし，コンタクトホー
ル１３を形成する。この時，Ｓｉ３Ｎ４ 膜１１はエッ
チングストッパとなる。エッチング後，レジストマスク
を剥離する。
【００３５】図３（ｄ）
異方性エッチング後のコンタクトホール１３のエッジは
ほぼ直角に形成され，このままでは配線金属を埋め込む
時のカバレッジを悪くするので，例えば８５０ ℃，窒
素中２０分のリフロー処理，または，１０５０℃，１０
秒程度のＲＴＡ処理を加えてエッジをなだらかにする。
ほぼ直角に形成され，このままでは配線金属を埋め込む
時のカバレッジを悪くするので，例えば８５０ ℃，窒
素中２０分のリフロー処理，または，１０５０℃，１０
秒程度のＲＴＡ処理を加えてエッジをなだらかにする。
【００３６】この処理により，ソース・ドレイン領域９
からＴｉＳｉ２ 層１０を通してｎ型不純物（Ａｓ）が
外部に拡散するので，その分を補償するためイオン注入
を行う。注入条件は，例えばイオン種Ｐ＋ ，加速エネ
ルギー３０ｋｅＶ，ドーズ量１Ｅ１４である。その後，
８００ ℃，窒素中２０分の活性化熱処理を行う。
からＴｉＳｉ２ 層１０を通してｎ型不純物（Ａｓ）が
外部に拡散するので，その分を補償するためイオン注入
を行う。注入条件は，例えばイオン種Ｐ＋ ，加速エネ
ルギー３０ｋｅＶ，ドーズ量１Ｅ１４である。その後，
８００ ℃，窒素中２０分の活性化熱処理を行う。
【００３７】図３（ｅ）
エッチングガス（ＨＢｒ＋Ｏ２ ）によりコンタクトホ
ール１３内のＳｉ３ Ｎ４ 膜１１をエッチングして除
去する。この時，ＳｉＯ２ 膜１１ａ がエッチングス
トッパとなる。次に，（ＣＣｌ４ ＋Ｏ２ ）によりコ
ンタクトホール１３内のＳｉＯ２ 膜１１ａをエッチン
グしＴｉＳｉ２ 層１０を露出する。その後，全面に配
線金属として例えばバリアメタルとＡｌを堆積し，それ
をパターニングし，アロイ熱処理を施してソース・ドレ
イン電極１４を形成する。
ール１３内のＳｉ３ Ｎ４ 膜１１をエッチングして除
去する。この時，ＳｉＯ２ 膜１１ａ がエッチングス
トッパとなる。次に，（ＣＣｌ４ ＋Ｏ２ ）によりコ
ンタクトホール１３内のＳｉＯ２ 膜１１ａをエッチン
グしＴｉＳｉ２ 層１０を露出する。その後，全面に配
線金属として例えばバリアメタルとＡｌを堆積し，それ
をパターニングし，アロイ熱処理を施してソース・ドレ
イン電極１４を形成する。
【００３８】このようにして低抵抗コンタクトが実現さ
れた。第１の実施例，第２の実施例とも，ゲート電極４
の側面には酸化シリコン膜と窒化シリコン膜の複合膜側
壁が形成され，このような複合膜は酸化シリコン膜単独
の場合よりもホットキャリアによる特性劣化に対して耐
性を向上する。また，窒化シリコン膜に替えて酸化窒化
シリコン膜も使用することができる。
れた。第１の実施例，第２の実施例とも，ゲート電極４
の側面には酸化シリコン膜と窒化シリコン膜の複合膜側
壁が形成され，このような複合膜は酸化シリコン膜単独
の場合よりもホットキャリアによる特性劣化に対して耐
性を向上する。また，窒化シリコン膜に替えて酸化窒化
シリコン膜も使用することができる。
【００３９】また，第１の実施例，第２の実施例のＴｉ
Ｓｉ２ 層１０に替えて，ＷＳｉ２ 層，ＭｏＳｉ２
層など他のシリサイド層を使用することができる。
Ｓｉ２ 層１０に替えて，ＷＳｉ２ 層，ＭｏＳｉ２
層など他のシリサイド層を使用することができる。
【００４０】
【発明の効果】以上説明したように，本発明によれば，
ＴｉＳｉ２ 層等のシリサイド層による低抵抗ソース・
ドレインにコンタクトホールを形成し，各種のエッチン
グやアニールを行ってもコンタクト抵抗を上げることな
く，良好な低抵抗コンタクトを実現できる。
ＴｉＳｉ２ 層等のシリサイド層による低抵抗ソース・
ドレインにコンタクトホールを形成し，各種のエッチン
グやアニールを行ってもコンタクト抵抗を上げることな
く，良好な低抵抗コンタクトを実現できる。
【００４１】さらに，本発明によれば，ゲート電極４側
面には酸化シリコン膜と窒化シリコン膜の複合膜側壁が
形成され，ホットキャリアによる特性劣化に対して耐性
を向上するという利点がある。
面には酸化シリコン膜と窒化シリコン膜の複合膜側壁が
形成され，ホットキャリアによる特性劣化に対して耐性
を向上するという利点がある。
【図１】（ａ） 〜（ｅ） は第１の実施例を示す工程
順断面図（その１）である。
順断面図（その１）である。
【図２】（ｆ）， （ｇ）は第１の実施例を示す工程順
断面図（その２）である。
断面図（その２）である。
【図３】（ａ） 〜（ｅ） は第２の実施例を示す工程
順断面図である。
順断面図である。
【図４】（ａ） 〜（ｅ） は従来例を示す工程順断面
図である。
図である。
１は半導体基板であってｐ−Ｓｉ基板
２はフィールド酸化膜
３はゲート絶縁膜
４はゲート電極
５は絶縁膜であって酸化シリコン膜
６は第１の拡散領域であってｎ− 領域７は絶縁膜側壁
であり酸化シリコン側壁であってＳｉＯ２ 側壁 ８は第２の拡散領域であってｎ＋ 領域９はソース・ド
レイン領域 １０は金属層でありシリサイド層であってＴｉＳｉ２
層１１は第１の絶縁膜であり窒化シリコン膜であってＳ
ｉ３ Ｎ４ 膜 １１ａ は第１の絶縁膜であり酸化シリコン膜であって
ＳｉＯ２ 膜 １２は第２の絶縁膜であってＢＰＳＧ膜１２ａ はエッ
ジがなだらかになったＢＰＳＧ膜１３はコンタクトホー
ル １４はソース・ドレイン電極
であり酸化シリコン側壁であってＳｉＯ２ 側壁 ８は第２の拡散領域であってｎ＋ 領域９はソース・ド
レイン領域 １０は金属層でありシリサイド層であってＴｉＳｉ２
層１１は第１の絶縁膜であり窒化シリコン膜であってＳ
ｉ３ Ｎ４ 膜 １１ａ は第１の絶縁膜であり酸化シリコン膜であって
ＳｉＯ２ 膜 １２は第２の絶縁膜であってＢＰＳＧ膜１２ａ はエッ
ジがなだらかになったＢＰＳＧ膜１３はコンタクトホー
ル １４はソース・ドレイン電極
Claims (3)
- 【請求項１】 半導体基板（１） 上にゲート絶縁膜
（３） を介してゲート電極（４） を形成する工程と
，該ゲート電極 （４） 側面に絶縁膜側壁（７）
を形成する工程と，該半導体基板（１） のソース・ド
レイン領域（９） 表面に金属層（１０）を形成した後
，全面に第１の絶縁膜（１１， １１ａ），第２の絶縁
膜（１２）をこの順に堆積する工程と，マスクを用いて
該第２の絶縁膜（１２）を異方性エッチングして該ソー
ス・ドレイン領域（９） 上に該第１の絶縁膜（１１）
を露出するコンタクトホール（１３）を形成する工程と
，該コンタクトホール（１３）から該第１の絶縁膜（１
１， １１ａ） を通して該ソース・ドレイン領域（９
） に補償イオン注入を行った後活性化熱処理を行う工
程と，上記全部の工程の後に該コンタクトホール（１３
）内の該第１の絶縁膜（１１， １１ａ）を除去する工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜が窒化シリコン膜１
１或いは酸化シリコン膜１１ａ と窒化シリコン膜１１
をこの順に積層した複合膜であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板（１） と，該半導体基板
（１） 上にゲート絶縁膜（３） を介して形成された
ゲート電極（４） と，該ゲート電極（４） 側面に形
成された絶縁膜側壁（７） と，該半導体基板（１）
のソース・ドレイン領域（９） 表面に形成された金属
層（１０）と，該金属層（１０），該絶縁膜側壁（７）
，該ゲート電極（４） を覆って展延し，該ソース・
ドレイン領域（９） に開孔をもつ窒化シリコン膜（１
１）を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275591A JPH04340723A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275591A JPH04340723A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340723A true JPH04340723A (ja) | 1992-11-27 |
Family
ID=14594738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11275591A Withdrawn JPH04340723A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-05-17 JP JP11275591A patent/JPH04340723A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |