JPH04340767A - 高密度縦方向ｐｒｏｍセル構造とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはプログラム可
能なリードオンリメモリ（ＰＲＯＭ）セル構造とそれら
を製造する工程にかかるものであり、さらに詳しくいえ
ば消去可能な（ＥＰＲＯＭ）可能であって、電気的に消
去可能なメモリ（ＥＥＰＲＯＭ）とフラッシュＥＥＰＲ
ＯＭ装置に関連する。

【０００２】

【発明の背景】これらのＰＲＯＭセル構造の主要な構成
要素はフローティングゲートであり、その電圧が電界効
果トランジスタ（“ＦＥＴ”）の少なくともチャンネル
領域に沿うその半導体基板中のソースとドレイン領域の
導通を制御するものである。フローティングゲートは電
気的に絶縁された誘電体によって囲まれている。制御ま
たは選択ゲートは前記フローティングゲートに誘電体層
を介して容量的に結合させられており、２次元的なセル
のアレイの配列の中において選択された１つのセルの読
みまたは書込みを可能にするためのワードラインとして
働く。選ばれたセルはコントロールゲートとそのソース
およびドレインを適当な電圧に保つことによって電子が
基板からフローティングゲートにその間にある酸化物の
ゲートを介していわゆる“ホットチャンネルインジェク
ション”といわれる機構により移動させることによって
プログラムされる。もしそのようにして電子がフローテ
ィングゲートに注入されると前記フローティングゲート
のその一部となる電界効果トランジスタのチャンネルの
導電率が変化させられる。選択されたメモリセル装置の
導電率を測定することによって、２進法の“１”または
“０”が蓄積されているということが決定される。フロ
ーティングゲートはよく絶縁されているので、この形式
のメモリ装置は不揮発性であり、すなわちフローティン
グゲートはその電荷をその装置に何等の電力が供給され
なくても無限大の期間、その電荷を保持する。

【０００３】多くのＰＲＯＭは、個々のメモリセルに記
憶されている状態を再プログラムできるように消去可能
に設けられている。そのようなセルの消去可能な初期の
ものは、強力な紫外線に１５〜２０分間照射することに
よって消去できるものであった。消去の後で前記メモリ
セルアレイは電気的にプログラム可能となる。最近にな
って、ＥＥＰＲＯＭ装置は電気的に個々のアドレスされ
たメモリセル，またはメモリセルの指定された領域を消
去することができるようになった。そのような消去にお
いては、コントロールゲートとソースとドレインは通常
電子がトンネル効果によってゲート酸化物を介して基板
領域，通常にはソースにもどされるような電圧に保たれ
ている。これは初期の電子のホットチャンネルインジェ
クションをフローティングゲートに行うことによる初期
のプログラムの効果を打ち消すことができる。電気的に
メモリセルの大きなブロック，または全体のアレイを同
時に消去できるメモリアレイは“ＥＥＰＲＯＭ”として
知られている。（すなわち、全体のメモリアレイまたは
その大部分が“フラッシュ”によって消去されるからで
ある。）

【０００４】フラッシュＥＥＰＲＯＭ構造の特殊な形態
においては、コントロールゲートに加えて分離された消
去ゲートを用いている。消去ゲートはフローティングゲ
ートにトンネル誘電体層を介して容量的に結合されてお
り、このトンネル誘電体層はコントロールゲート，消去
ゲート，ソースおよびドレインに適当な組み合わせの電
圧が与えられたときに，フローテイングゲートから消去
ゲートに電子の移動を許容する。前記ゲートは一般的に
多結晶シリコンが堆積されており、それからドープされ
て（“ポリシリコン”）となる。３つのゲートは一般的
には分離されたポリシリコン層（３重のポリ）によって
形成されており、絶縁性の誘電体層，通常は酸化物をそ
の間に挟み堆積または成長させるにつれて順次エッチン
グされることによって得られる。フローティングゲート
の表面領域には、通常ごつごつ粗い面が形成されている
。このフローティングゲートの表面における粗さはフロ
ーティングゲートからの電子の放出を助けるために電界
を集中させるために役立っており、電子はトンネル誘電
体領域を通過して消去ゲートに達する。現在は１６また
は６４メガビットのメモリセルが検討されている。この
傾向はシリコン基板領域中、各々のセルによって占有さ
れる基板領域が単一のチップ上に構成されるセルの数が
大きくなればなるほど、小さくなければならなくなる。 このセルアレイの構造を小さくするということについて
多くの制限がある。

【０００５】そのような制限の必要性はフローティング
ゲートとコントロールゲートの容量結合を全てのＥＰＲ
ＯＭとＥＥＰＲＯＭ装置において高く維持しなければな
らないということである。特に三層ポリ構造のフラッシ
ュＥＥＰＲＯＭ装置においては、前記容量はフローティ
ングゲートと全てのメモリセルの中の要素との容量結合
の７０％程度，またはそれ以上でなければならないこと
である。前記前述した全容量は前述したコントロールゲ
ートとの結合に加うるに基板と消去ゲートの結合を含む
ものである。典型的なフラッシュＥＥＰＲＯＭセルの形
状を小さくするということはこれらの容量が比例して減
少することを意味しないで、むしろフローティングゲー
ト，コントロールゲートの容量をより多くの割合で減少
せしめるものである。したがって、フローティングゲー
トとコントロールゲート間の容量結合を高いレベルに保
つためには、セルを小さくすることによって結合領域が
減らされることを考えれば代案としてそれらの間の誘電
体層を劇的に小さくする必要がある。通常、フローティ
ングゲートポリシリコン上に成長させられた薄い酸化物
層は高い製造効率を得ることが困難であり、多くの欠陥
を持つことになる。これらの要素はセルのサイズを全体
として減少させることによって生ずる，より少ない結合
効果を解消するために薄い酸化層を形成することによっ
て得られる容量の調整の領域に制限を与える。代案とし
てある人は前記薄い酸化物層に窒化物層を付加すること
によって高い容量結合のレベルを維持する困難を解決し
ようとしている。しかしこれらの技術はある限界を越え
てセルの大きさを減少させるためには、保証することが
できなくなる。

【０００６】ＰＲＯＭ，ＥＰＲＯＭ，およびＥＥＰＲＯ
Ｍアレイのスケールを小さくすることによって生ずる他
の困難は隣接するセルとの間に充分な電気的な分離を提
供できないという問題である。現在の技術はセルを同一
平面酸化による技術で分離している。すなわち、厚い酸
化物がシリコン基板の表面に個々のメモリセルが形成さ
れるべき領域のまわりに形成することによって、電気的
に絶縁することである。この技術の欠点は酸化物が次第
にその厚みを減少させながら、セルの領域に突出する。 すなわち、その断面構造を見たときの形状による“鳥の
嘴”として知られる問題がある。この次第に減少するフ
ィールド酸化物の厚みの領域は隣接セルの分離のために
はほとんど役立たないが、かなりのスペースを取ること
である。前記鳥の嘴に沿う薄いフィールド酸化物に関連
する欠点として、特にその移り変わりが急峻になってい
るときに歪みが生ずることである。前記鳥の嘴領域をエ
ッチングにより取り去り、拡張された基板の領域にエッ
チングによりセルを構成するという考えが示されてきた
が、それは異なった厚さの酸化層をその下のシリコン基
板表面を損なうことなくエッチングするいうことが困難
である。その結果として、そのような領域の形成をする
ことは好ましいものではない。

【０００７】フラッシュＥＥＰＲＯＭメモリセルのサイ
ズを減少させるための他の制限は、フローティングゲー
トの表面に消去ゲートにトンネル誘電体層を介して容量
的に結合させられるフローティングゲートの表面に粗さ
を形成することである。電子は消去の操作の期間にフロ
ーティングゲートから消去ゲートに移動されるものであ
るから、粗さの面はフローティングゲートに形成される
必要がある。これは現在用いられている工程においては
、フローティングゲートのためのポリシリコン層は消去
ゲートのためのポリシリコン層を形成する前に形成され
る必要があることである。この通常の方法は大きさを変
えるときの制約になる。さらにこの知られている粗さに
より増進された電子のトンネル作用は、消去用の誘電体
が耐えることができる書込みと消去サイクルの数に制限
を与える。これは主として電子をフローティングゲート
の粗さの近くのトンネル誘電体領域の中に閉じ込めるこ
とによると考えられている。

【０００８】したがって、本発明の主たる目的はＥＰＲ
ＯＭまたはＥＥＰＲＯＭセルを前述した制限を現行の技
術を用いて小形化する技術を提供することである。本発
明のさらに他の目的は効果的なプログラム，消去，読み
取りをメモリセルが極端に小さくされた場合においても
、外乱に対する態勢を持つＥＥＰＲＯＭ，またはＥＰＲ
ＯＭ構造を提供することにある。本発明のさらに他の目
的は、改良されたセルの分離とより小さいセルサイズを
持つＥＰＲＯＭ，またはＥＥＰＲＯＭ構造を提供するこ
とである。本発明のさらに他の目的は、プレーナーの立
体構造を持ち、そしてそれは高いホトマスクが臨界的な
層を形成するために用いられる際の合わせ誤差（ミスア
ライメント）に対してほとんど影響を受けないＥＰＲＯ
Ｍ，ＥＥＰＲＯＭセルを提供することにある。本発明の
さらに他の目的は、繰り返しプログラミング，または消
去サイクルに対して改良された耐久性を持つフラッシュ
ＥＥＰＲＯＭ構造を提供することにある。本発明のさら
に他の目的は、合理的なサイズの集積回路上に形成され
るメモリアレイの蓄積容量を増加させることができる高
密度ＥＰＲＯＭ，またはＥＥＰＲＯＭセルを提供するこ
とである。

【０００９】

【発明の要約】これらおよび付加的な本発明の種々の特
徴によって達成させられる付加的な目的は簡潔に、また
は一般的に述べればＥＰＲＯＭ，またはＥＥＰＲＯＭセ
ルはそのサイズが減少させられ、かくして与えられた回
路チップ上のセルの密度が増加させられるのであって、
それはそれらの間に容量結合が必要であるフローティン
グゲートとコントロールゲートの重要な部分を縦方向に
配置することによって達成される。

【００１０】これは好適な実施例によれば、まず初めに
シリコン基板の上に厚い酸化物の層を堆積させ、それか
ら垂直方向に壁を持つ溝を前記酸化物層に異方性のエッ
チングが基板表面に達するまで行うことによってなされ
る。前記セルは前記溝の中に形成されて、前記厚い溝間
に酸化物層は効果的に隣接するメモリセル間の電気的な
分離に役立つ。こうすることによってフローティングゲ
ートとコントロールゲート間の充分なカップリングであ
って、理想的な動作を行うためにフローティングゲート
の全体の容量性結合に対する相対的な必要な容量部分を
維持することができる。これはそれらの間の酸化物層を
その振る舞いを悪くするように薄くしないその振る舞い
とその寿命とそれらの装置の収率を悪くするほど薄くし
なくても可能となる。この技術は酸化物と窒化物のサン
ドイッチ状の誘電体とを組み合わせることによって、必
要に応じてその容量性の結合を同化させることができる
。実質的にいって、各々のメモリセルの全体の構造は溝
の中に造られ、溝の底は基板中の隣接するソースとドレ
イン間のチャンネルとなる。シリコン表面上にフィール
ド酸化物が成長することによって発生する無駄となる鳥
の嘴領域の問題はこの構造と技術によって避けられる。

【００１１】選択的ではあるが、現在のホトリソグラフ
ィーの解像の技術によって、その溝はその幅を小さくす
ることができる。すなわち、誘電体スペーサをそれらの
横壁にエッチングによって溝が構成された後で、メモリ
セルをそれに形成する前に設けることによってである。

【００１２】さらに前記溝はそれらの横壁を当初に等方
性エッチングを行い、それによってマスクよりもその頂
部の領域を開始時に広くし、引き続く異方性エッチング
によって引き続く同じ同一のマスクによる異方性エッチ
ングによって溝を完了する。このような等方性，および
異方性の結合による溝の形成は、他の構成の幾分かの制
約を効果的に少なくすることができる。

【００１３】本発明のさらに他の特徴によれば、簡潔に
かつ一般的にいって、フラッシュＥＥＰＲＯＭの場合に
おいて、消去ゲートを形成するポリシリコン層はフロー
ティングゲートを形成するポリシリコン層の堆積の前に
堆積させられても、フローティングゲートを介して中間
の誘電体層を介して消去ゲートへのフローティングゲー
トからのトンネリングによる電子を満足すべきほど充分
に動作させることができる。もちろん消去ゲートに向か
う粗さは、それが第２番目に造られるときには、フロー
ティングゲート上に構成することができない。それはざ
らざらのある領域は保存されるべき誘電体層の表面に既
に形成された上に堆積させられなければならないからで
ある。粗さは消去ゲートの上に物理的に形成することが
できるが、しかしこれは電子を前記消去誘電体層から受
けるものであって、それを送り出すものではないから、
好ましいことではない。粗さは電子を放出する，または
送り出すことのみを補助するものである。引続いて形成
された堆積層（フローティングゲート）から先に堆積さ
れた層（消去ゲート）に電子の放出を可能にするために
、最初のポリシリコン層は現場の処理によって不純物、
特定の実施例においてはリン、が層を形成するときに導
入され真新しい酸化層がポリシリコン層の上に成長させ
られる。第２のポリシリコン層はこの従来の技術によっ
て形成された酸化層の上に形成される。結果として得ら
れた装置は、２番目のポリシリコン層（フローティング
ゲート層）から第１のポリシリコン層（消去ゲート）に
より大きな電子の流れを他の方向に比べて得られる。こ
れは通常の非対称的なトンネル酸化層の反対であるので
、“逆転トンネリング”と呼ばれている。

【００１４】

【実施例】本発明の種々の特徴によるところの付加的な
目的は後述するいくつかの好適な実施例を図面を参照し
て説明することによって明白になる。まず最初に図１を
参照すると、メモリセルが基板１１とフローティングゲ
ート１３を持っているものが極めて一般的に略図的に示
されている。フローティングゲートは基板１１と他のメ
モリセルの他の全ての要素からの電気的接続とは完全に
分離されているが、基板１１に対しては容量ＣＦＢを持
っている。コントロールゲート１５はその電圧は外部か
ら制御できるものであるが、前記フローティングゲート
に容量的に結合されており、それは容量ＣＦＣで示され
ている。それらの容量は全てのＰＲＯＭ，ＥＰＲＯＭ，
およびＥＥＰＲＯＭ装置に存在するものである。もし、
ＥＥＰＲＯＭ装置が、分離された消去ゲート１７を持っ
ているならば、そこにはさらにそれとフローティングゲ
ート１３との間に容量結合があり、それはＣＦＥで示さ
れている。

【００１５】プログラミング，消去および読出の工程に
おいて、効果的な装置の動作を得るためには、セルの結
合比は０．７に等しいか、またはそれ以上であることが
望まれる。この結合率は容量ＣＦＥが他の全ての３つの
容量ＣＦＣ，ＣＦＢ，およびＣＦＥに対する割合として
定義される。かくして、現実のＥＥＰＲＯＭ装置におい
ては、比較的に大きなＣＦＣを持ち、比較的にＣＦＥお
よびＣＦＢを持つものが形成されなければならない。よ
く知られているように、２つのゲート間の容量の大きさ
はそれらの対面する表面の面積に依存し、かつ、それら
の間の誘電体の厚さおよび誘電定数に依存する。仮にこ
の絶縁性の誘電体ができるだけ理論的に薄くしたとする
ならば、これらの容量は一時的に退行する面積によって
支配される。

【００１６】ＣＦＣが比較的大きくなければならないと
いう要請は、メモリセルの大きさを減少させるために一
次的な結合領域が基板の表面に平行（水平）であること
により困難である。そこで、本発明によれば容量ＣＦＣ
の大部分はフローティングゲートとコントロールゲート
を基板表面に対して実質的に直角（垂直）にすることに
よって設けられる。これはメモリセルの表面領域の量（
“フットプリント”足跡）を容量ＣＦＣを形成するため
の表面の領域に比例するということを諦めることによっ
て減少させることができる。

【００１７】そのような垂直な配列は概念的に図２から
図５に示されており、図２の半導体基板１９はソースと
ドレイン拡散２１と２３をお互いに離れた長い帯状に平
行に設けている。ゲート酸化層２５はサブストレート基
板１９の表面に成長させられたものであって、ソースと
ドレイン拡散領域２１および２３間に延びており、それ
は実質的にそれらの拡散長さに対して直角方向である。 ゲート酸化層２５は、ソースとドレイン拡散間のチャン
ネル領域を覆うものである。前記チャンネルの部分の１
部の上に延びているのはフローティングゲート２７であ
る。全体のチャンネル上に延びており、チャンネルを横
切り、そしてさらに延びているのが、コントロールゲー
ト２９である。フローティングゲート２７とコントロー
ルゲート２９は電気的に導通性を持つ材料で構成されて
おり、好ましくはドープされたポリシリコンである。２
つの導電層はコントロールゲート誘電体層３１によって
分離されている。図２およびその断面図である図３から
わかるように、フローティングゲート２７とコントロー
ルゲート２９の対面する面積はその間に結合容量ＣＦＣ
を形成するものであって、それは垂直な面である。もち
ろん、容量ＣＦＣの部分は垂直な表面に従属されて形成
されており、相対的な構造の大きさによって決められる
のであるが、その配置においては容易に垂直表面の結合
領域の３５から４０％または５０ないし６０％を占める
ことができる。図２に示されているセルの形は分離チャ
ンネル形である。

【００１８】すなわち、フローティングゲート２７の底
はソースとドレイン拡散領域２１と２３間のチャンネル
の距離Ｌ１の部分のみに存在している。フローティング
ゲートの底面の面積はゲート酸化物２５により分離され
ており、他の電界効果トランジスタのゲートとして働く
。すなわち、フローティングゲート２７上の電圧が電子
がゲート酸化層２５間でソースとドレイン間の基板チャ
ンネルを移動することを許容する。このチャンネルの残
りの部分Ｌ２はコントロールゲート２９の底面によって
制御されるその導電性を持ち、そして実際上、それはフ
ローティングゲート２７により形成されるものに対して
直列に電界効果トランジスタを制御する。これは良く知
られているスプリットチャンネル形の装置である。反対
にもしスピリットチャンネル装置が希望されない場合に
は、フローティングゲート２７はソースドレイン拡散２
１と２３の間の全てに渡って延ばすことができる。いず
れの場合にあっても、チャンネルは図２に示されている
ように一様な幅Ｗに沿って設けられている。

【００１９】図２および図３に示されている概念図によ
ればコントロールゲート２９は、Ｕ形のフローティング
ゲートの内部空間を効果的に通過しているので、かくし
てそれらの垂直表面領域間に充分な面積が得られる。図
４と図５に示されている他の概念図によれば基板３３は
同様にソースおよびドレイン拡散領域３５，３７を持っ
ており、そこには表面のゲート酸化層３９が装置のチャ
ンネル領域間に渡って設けられている。この場合におけ
るフローティングゲートは４１は実質的に立体状であり
、コントロールゲート４３はそれを取り囲み、その間に
誘電体層４５が存在する。ここにおいて、フローティン
グゲート４１とコントロールゲート４３間の垂直な表面
の対面する部分はフローティングゲート４１の両端面に
存在し、図２の例においては構造の長さに沿った内部表
面に設けられているのに対して構造のまわりに存在して
いる。図４，図５に示された例のセルの相対的な大きさ
に依存して、少なくとも３５〜４５％の表面の結合領域
が垂直領域に，もしくは５０％またはそれ以上にするこ
とも可能である。

【００２０】図２から図５に示した２つの概念的な例に
よれば、分離のための消去ゲートが示されている。分離
のための消去ゲートが示されていないが、このようなセ
ルにおいて、もし必要ならば設けることができる。これ
らの例に示された構造は、ＰＲＯＭ，ＥＰＲＯＭ，ＥＥ
ＰＲＯＭまたはフラッシュＥＥＰＲＯＭセルの任意のも
のに適用可能である。

【００２１】フローティングゲートとコントロールゲー
ト間の垂直表面による結合の特徴を持つ図２から図５に
示された例について５つの特定のフラッシュＥＥＰＲＯ
Ｍアレイとその製造工程が、残っている図６から図２７
を参照して説明されるであろう。これらの５つの具体例
の垂直構造を厚い誘電体層をまず最初に半導体基板上の
表面に体積し、実質的に均一な厚さとし、それから平行
で長い溝をその誘電体上に基板の表面が表れるまで行う
ことは総てに共通している。個々のメモリセル装置は、
前記溝の中に交互に誘電体層と電気的導電性を持つポリ
シリコンを形成することによって構成される。溝は現存
する，または将来開発されるであろうホトリソグラフ技
術の分解能の限界によって許容されるまで、できるだけ
近づけて構成される。溝の間に存在する残存する誘電体
層は、それらのメモリセルを電気的に絶縁するために用
いられる。前記基板の表面に装置を形成する結果として
、絶縁は極めて実効的であり、セルの高密度実装を可能
にしている。

【００２２】第１の実施例 図２および図３に図解された概念的なセルに対応する第
１の具体的な実施形態は、図６に平面図として示されて
おり、その断面図は図７と図８に示されている。それら
の図は非常に大きい対照的な２次元アレイの中からの４
つのメモリについて示している。各々の４つのセルは分
離されているフローティングゲートを持っており、それ
らは参照番号５１，５３，５５および５７で図示されて
いる。図７および図８の断面図に示されているようにこ
れらのフローティングゲートは半導体基板５９から半導
体基板の表面に成長させられているゲート酸化層６１に
よって分離されている。厚い酸化物の帯６３と６５と６
７は物理的にフローティングゲートを基板を横切る１方
向に物理的にフローティングゲートを分離し電気的に分
けている。

【００２３】基板は複数の長い平行で，かつ分離された
ソースとドレイン拡散領域、例えば６９，７１で示され
ているを持っている。この厚い酸化物の帯６３，６５お
よび６７は前記基板上をソースとドレイン拡散領域６９
，７１の長さ方向に実質的に直角な方向に向けられて配
置されている。これらの厚い酸化物の帯が、それらの間
に溝を形成し、その中に個々のメモリセル構造が位置さ
せられる。図６の切断線６−６の示す図，すなわち図８
は、このような溝に沿って切断されたものである。ここ
に示されているメモリセルはスプリットチャンネル形で
あるから、フローティングゲート５１と５３は隣接する
ソースとドレイン拡散領域６９と７１の一部に存在して
いる。ソース／ドレイン拡散領域間のチャンネル領域の
残っている距離の部分は、フローティングゲート構造の
分かれている部分を横切って設けられている溝長さ方向
に伸びているコントロールゲートによってコントロール
される。コントロールゲート７３は、ゲート酸化物６１
によって基板から分離されており、コントロール５１お
よび５３から各々の誘電体層７５および７７によって分
離されている。そのようなコントロールゲートは各々の
溝に設けられており、コントロールゲート７９（図６）
は隣接された溝に設けられたものである。

【００２４】図６から図８に示す第１の実施例において
は、フローティングゲートは各々の対応する溝の外側に
広がっており、消去ゲートにトンネル電子を供給するた
めに隣接する薄い酸化の帯の頂点まで広がっている。例
えば、長い消去ゲート８３は溝とコントロールゲートに
向けられており、厚い酸化層６５の上に設けられていて
、それは各々消去ゲートのトンネル誘電体層８５および
８７を介してフローティングゲート５３および５５のエ
ッジの頭に隣接して結合されている。消去ゲート８３は
隣接するコントロールゲート７３と７９から各々の誘電
体層８９と９１により分離されており、すなわちそれら
の誘電体層は好ましくは消去とコントロールゲートを僅
かな結合だけを残して分離している。

【００２５】付加的な図６，図８の構造の特徴は、基礎
的なこの装置を製造するための構成を再検討することに
よって理解できるであろう。これらのステップは図９か
ら図１５に逐次図解されている。各々の図９から図１３
に示されている個々のプロセスを示すものは図６の直角
な断面図であって、図７および図８に完成された装置と
して示されているものの断面図に対応する。最初の処理
ステップは図９のＡ（図６のＡ−Ａ断面図）および図９
のＢ（図６のＢ−Ｂ断面図）に図示されている。延在さ
せられており並列で、かつ一定の間隔を保ったソースと
ドレインの拡散領域６９と６７は、最初に基板３９に形
成される。薄い保護酸化層９３が基板の表面に成長させ
られ濃くドープされたソースとドレイン領域６９，７１
の上により厚い酸化層となる。

【００２６】次に続くステップは図９，図１０のＡ，図
１０のＢに示されているように厚い酸化物の均一な層を
シリコン基板の上表面の酸化物層９３を保護するために
堆積させることである。標準的なＣＶＤプロセスが好ま
しい。次に複数の延在する並列の一定の間隔を保った溝
，例えば溝９５，９７がこの均一な酸化層をエッチング
することによって、長い酸化物の帯６３と６６と６７を
溝間を分離するものと

【００２７】形成されるべきメモリセルの密度を最大に
するために溝と酸化物の帯間と酸化物の帯間の間隔はそ
れらを形成するために用いられる標準的なホトリソグラ
フィーマスキングにおいて許容される最小のものとする
。当初に堆積された酸化物の厚みおよびそれから形成さ
れる酸化された帯６３，６５，６７の高さは溝の幅と関
連し、高いフローティングゲートとコントロールゲート
の垂直表面間に高い結合領域を形成するために選ばれる
。厚い酸化層の深さは少なくとも形成されるべき溝幅の
１／２，またはそれを越えるように選ばれる。しかしな
がら、厚い酸化層の深さは実質的に溝の幅と等しいか、
またはそれ以上であることが好ましく図１０のＢには１
つの割合が示されている。

【００２８】前記溝を形成するために異方性のエッチン
グの過程が厚い酸化層の中に溝９５，９７を含むものを
形成するために用いられる。これにより、垂直な溝の壁
が基板５９の表面に実質的に直角に得られる。この酸化
物は完全に基板５９の表面までエッチされ，それは保護
酸化層９３のエッチングを含んで，すなわち基板表面に
達するまで完全にエッチングがされる。エッチングされ
るべき酸化物が均一な厚さを持っているから、不均一な
酸化物をエッチングで除去するときに現れるであろう基
板表面を損傷する可能性，例えば熱的に成長された酸化
物層であり、それが特徴的に鳥の嘴形の特性を持ってい
るような場合に現れるであろう表面の損傷はここにおい
ては発生しない。さらに垂直な壁であるから、溝間の隣
接するメモリセルとの区分は極めてシャープであって、
熱的に成長させられたフィールドオキサイドを用いた場
合における分離の場合において、その端部が好ましくな
い鳥の嘴の無駄な領域を形成するのを妨げる。かくして
、メモリセルの実装密度は極めて高くなる。

【００２９】加得るに、厚い酸化層がシリコン基板の上
に形成されるのであるから、結果として得られる厚い酸
化物の層、例えば帯状体６３，６５，６７は、セルの間
にそれらが極めて近接して設けられているにも係わらず
、極めて良い分離を与える。この理由により、溝のエッ
チングは基板の表面において止められる。メモリセルの
ゲート構造のいかなる部分も任意の溝，または基板上の
窪みに形成されるのであるから、これによって寄生的な
リーク，例えば隣接する基板の溝の中に形成される装置
構造間に現れる導通経路を避けることができる。

【００３０】次のステップ，これは任意であるが利用す
る方が好ましいものである，は図１１のＡと図１１のＢ
に示されており、それは現在の標準的なリソグラフィ技
術における解像をより小さなものにして溝幅を減少させ
ることである。これは溝の内側の壁にスペーサ，例えば
スペーサ９９，１０１を両側の溝９５の両側の壁に設け
ることによってなされる。そのようなスペーサは全体の
基板の表面に酸化層を形成し、それから全体の酸化層の
内、平面に設けられた部分を異方性のエッチングをする
ことによって除去し、かくして溝の縦の垂直の壁のスペ
ーサだけを残すことによって成される。スペーサの厚さ
は当初、基板表面に堆積された酸化物の量の厚さによっ
て制限される。溝の幅は、この技術によってほぼ１／２
まで簡単に減少させることができる。これによって、直
接的に溝に形成されるセルの幅Ｗを減少することができ
、かくしてフローティングゲートと基板間の容量結合Ｃ
ＦＢを減少させることができる。これはセルの結合比率
の増大を助けることになる。装置のチャンネル幅を減少
させることに加えて、小さな寸法を用いることは隣接チ
ャンネルとの間隔を増大させ、かくして写真マスクの全
解像能力を厚い酸化物のスペーサ６３，６５および６７
をできるだけ薄くするのに利用できる。

【００３１】現存するホトリソグラフィの技術において
、１／２マイクロンの解像が可能である。かくして、溝
９５と９７の幅，すなわち図１０のＢ部に示されている
１／２マイクロンの幅に規定できる。スペーサ６３，６
５，および６７間の溝は、同様に１／２マイクロンの幅
にすることができる。スペーサの高さ，これはウエハ上
に当初に堆積させられた酸化物層の厚さによって規定さ
れるものであるが、それは１／２マイクロンまたはそれ
以上にされる。ここに記述される構造と工程の利点はそ
れによって集積回路の解像の能力を自動的に改善させる
ことであり、これは間違いなく将来有用である。かくし
て、この改良された技術によって、将来の改良された解
像技術を用いれば個々のセルの大きさは自動的に小さく
することができ、そしてメモリアレイの密度はより高く
なる。

【００３２】図１２のＡとＢを参照すると次の工程は、
溝の底部にあたるシリコン基板５９の露出されている表
面に高い品質のゲート酸化物の層６１を成長させること
である。その後、第１のポリシリコンの層が全体の基板
領域上に堆積され、それから溝の長さ方向に直角方向に
基板を横切って伸びるポリシリコンの帯を残すために部
分的に除去される。帯１０３と１０５とが図１２のＡと
Ｂに示されており、これらは後に個々のフローティング
ゲートとして分離される。このポリシリコンは溝の壁の
外側に密接して形成されている。前述したスペーサの付
加によって得られるより緩やかな傾斜が、この堆積をス
ペーサが用いられず，かつポリシリコンが完全に壁に直
角に設けられている場合に比べてはるかに容易にしてい
る。しかしながら、何らかの理由により必要ならばスペ
ーサを用いることなく、堆積させることもできる。

【００３３】図１３のＡおよびＢに示されている次のス
テップは、制御ゲートの形成に関連している。第１のス
テップは、第１のポリシリコンの層の上に薄い酸化層，
すなわち酸化層１０７および１０９を成長させることで
ある。これは酸化物層であって、容量ＣＦＣとして働く
ものであり、これはでき得る限り大きくする必要がある
。 本発明による容量性表面領域に縦構造を用いることによ
って、この酸化層は信頼性とか収率とかメモリの動作を
害する程度にまで薄く，構成する必要はなくなった。

【００３４】次のステップは第１に全体のウエハ表面上
に第２のポリシリコン層を堆積することによってコント
ロールゲートを形成することである。そしてコントロー
ルゲート７３および７９のように伸びている平行な帯状
態を残して部分を除去する。第２のポリシリコン層は溝
の残っている部分を埋めつくすのに十分な厚さだけ堆積
され、かくして比較的に円滑な表面を形成する。残され
ている工程のステップは第１のポリシリコン層の帯１０
３と１０５を個々のフローティングゲートに分離し、そ
して消去ゲートを形成することである。これらのステッ
プは図１４と図１５に示されている。これらは図１３の
Ｂの部分を拡大して示したものであって、付加的なステ
ップが付け加えられている。コントロールゲート７３と
７９は、第１のポリシリコン層の帯１０５を分離して、
それを個々のフローティングゲート５３と６１にするた
めのマスク領域１１１を規定するために用いられている
。これはまず始めに誘電体層１１３と１１５をコントロ
ールゲート７３と７９の各々のエッジに沿って訂正する
ことによって完成される。スペーサ１１７と１１９が，
それから臨時的に領域１１１を規定するために形成され
る。エッチング領域を規定する開口１１１を用いて第１
のポリシリコン層をエッチングした後に、スペーサ１１
７，１１９およびその下にあるその他の酸化層１０９は
除去されて隣接するフローティングゲート５３と６１の
表面の部分を規定する露出された横壁の角の上にトンネ
ル消去誘電体層８５，８７によって図１５に示されてい
るように置き換えられる。この技術は同時出願継続中の
米国特許出願番号Ｎｏ．０７／３２３，７７９、１９８
９年３月１５日出願の特に図８から図１２に関して詳細
に示されており、参照文献としておく。

【００３５】消去の誘電体層８５，８７が形成された後
に、第３番目のポリシリコン層が基板表面に堆積されて
、それからその部分は消去ゲート８３のような平行な消
去ゲートを残して部分的に除去される。

【００３６】第２の実施例 第２のメモリセルアレイの実施例は図１７と図１８に断
面図として示されており、この断面図は一般的な平面図
，図１６の切断線ｂ−ｂ，およびａ−ａについて各々切
断して示したものである。図１６は非常に大きなセルア
レイの中の４つのセルについて示したものであって、こ
れらの４個は各々のフローティングゲート１２５，１２
７，１２９および１３１を持っている。これらのフロー
ティングゲートは、先に説明した第１の実施例と同じよ
うにそれぞれ延在するソースとドレインの拡散領域１３
３と１３５に関連して配置されている。また第１の実施
例と同じように延在するコントロールゲート１３７と１
３９が、半導体基板１４３の表面上の厚いフィールド酸
化層１４１中に設けられている近接する溝の中に設けら
れている。図１７と図１８に示されている第２の具体例
の図６，図８に示されている第１の具体例に対する基本
的な相違点は消去ゲートが薄い酸化層の表面に形成され
るのではなく、厚い酸化層１４１の中に埋められている
ことである。この具体例においては、延在する消去ゲー
トの帯１４５，１４７および１４９はそれぞれ厚い酸化
物の帯の中に埋められており、消去ゲートが埋め込まれ
ている厚い酸化層の反対の側の溝の中でフローティング
ゲートと結合されている。この消去ゲート１４７は、例
えばフローティングゲート１２７と１２９にそれぞれ消
去ゲートの酸化層１５１，１５３を介して結合されてい
る。

【００３７】前述した第１の実施例に比較してこの第２
の実施例に付け加えられた利点は、厚い酸化層の上に形
成された消去ゲートに結合するためにフローティングゲ
ートの端を溝領域の外側に引き出す必要がないことであ
る。この第２の実施例において、全てのセル構造は溝の
中に存在する。図１７に示しているように溝の外側にい
くらかのフローティングゲートとコントロールゲートの
引き出しが必要であるが、それは与えられた改造とマス
クの一致の許容状態が半導体処理技術において、溝が十
分に埋め尽くされたかを確かめるために必要なのである
。

【００３８】第２の実施例におけるいくつかの製造ステ
ップであって、第１のそれとは材料が異なるものについ
て図１９から図２１に順次的な図として示されている。 最初の工程は図９と図１０を参照して説明した最初の実
施例とほとんど同じであるが、違っている点は第１のポ
リシリコン層が厚い酸化層１４１が形成される前にシリ
コン基板１３０上の保護用の酸化層上に形成されること
である。かくして、溝が厚い酸化層上に異方性エッチン
グによって形成されたときに、この連続するポリシリコ
ン層が溝領域として除去されると同時に消去帯１４５，
１４７および１４９が残される。この技術は消去ゲート
と溝を自動的に位置合わせ（セルフアライン）し、そし
てそれらは引き続いて溝の中に形成されるフローティン
グゲートを自動的に位置合わせする。

【００３９】第１の具体例には含まれないものであって
第２の具体例のメモリセルを製造するのに含まれるのは
消去誘電帯１５１と１５３を消去ゲートの端に沿ってフ
ローティングゲートを溝の中に形成する前に第２のポリ
シリコン層によって形成することである。これは図２０
のＢに示されている。

【００４０】図２１のＢは第２のメモリセルの具体例の
製造工程を示している。第２のポリリコン層は溝の横壁
に合わせて全体の基板上に堆積される。この層は最初に
ポリシリコン帯１５５と１５６にエッチングにより分離
され、それは多くの溝を越えて伸びている。次のステッ
プは第２のポリシリコン層の帯の上に１つの酸化層１５
７を成長させることである。続いて第３のポリシリコン
層１５９が全体のシリコン表面に堆積され、その装置の
状態は図２１のＡおよびＢに図示されている。

【００４１】引き続いて第２と第３のポリシリコン層１
５５と１５９が，その間に挟まれている誘電体層１５７
と一緒に，を１つのステップでエッチングされて図１６
から図１８に示されている構造となる。

【００４２】第３の実施例 前述した第２の具体例の変形は図２２と図２３の断面図
に第３の実施例として示されている。図２２および図２
３に示されている具体例の要素のうち、図１７と図１８
の具体例のそれと同じものについては、同じ参照番号に
（’）をつけて示してある。図から理解できるように主
たる相違は、フローティングゲート１２５’と１２７’
が採用しようとしている形であって、その結果コントロ
ールゲート１３７’と１３９’の形状の差として現れて
いる。フローティングゲート１２７’と１２９’が形成
される第２のポリシリコン層を形成する過程において、
前記ポリシリコンの堆積はフローティングゲートの上に
実質的に平坦な表面が形成されるまで十分に溝を埋める
だけの時間持続される。図２３の誘電体層１５７’とし
て示されているような挟まれている誘電体層がフローテ
ィングゲートの上とトレンチ内の壁の端に成長させられ
た後に、第３のポリシリコン層であって、それからコン
トロールゲート１３７’と１３９’が形成されるか，堆
積される。前記第３のポリシリコン層の堆積はフローテ
ィングゲート間の溝の空間を十分に満たすだけの長い時
間自足させられる。この図２３に示されている第３の実
施例は先に図４および図５の概念的な実施例に関連して
説明されたものと同様に動作する。

【００４３】図１６から図２３の第２および第３の具体
例において、溝の垂直な壁に沿うスペーサの形成につい
ては示していないが、もし必要であるならば、スペーサ
はこれらの具体例においても同様に溝の幅を減少させる
ために用いることができるものであると理解されたい。 そのような場合において、スペーサは第１の実施例（図
１１のＡとＢ）に示されているのと同様にして製造され
るが、図１９のＡとＢに示されている個々の消去ゲート
を形成するための連続的なポリシリコン層がエッチング
される前の段階において行われる。すなわち、図１９の
ＡおよびＢに示されているように、基板表面に厚い酸化
物とポリシリコン層を直接にエッチングするというより
は、薄い酸化層がまず初めに溝を作るためにエッチング
されてそれらの底部のポリシリコン層が露出される。す
なわち、最初の溝を形成するためのステップは薄い酸化
層をエッチングだけで、ポリシリコン層で停止する。ス
ペーサはそれから第１の実施例に関連して説明したよう
な方法で溝の横壁に沿って形成される。ポリシリコンと
その下の薄い酸化層は、それからスペーサの間でスペー
サをマスクとして基板１４３の表面が露出され、溝の底
面が形成するまで続けられる。かくして、溝の幅を狭く
するという目的が達成される。それから図２０のＡとＢ
に示されている関連するステップにしたがって、処理が
続行される。

【００４４】第４の実施例 第４の実施例は図２４に示されている。図１７と図１８
の第２の変形例として図２４に示されている断面図は図
１７に類似しており、共通する要素については同じ参照
番号が付されているが、二重のダッシュ（”）が付加さ
れている。この具体例における主たる相違点は、消去ゲ
ート１４５”，１４７”，１４９”がその底部というよ
りは厚い酸化物の層１４１”の表面に沿って設けられて
いることである。図２４に示されているセルを製造する
プロセスは図１７と図１８に示されているセルのそれと
ほぼ同様であるが、消去ゲートが構成される第１のポリ
シリコン層が堆積される前にシリコン基板１４３”の上
に厚い酸化層が堆積されることである。誘電体層１６１
がそれから第１のポリシリコン層の上の全ウエハ表面に
加えられる。厚い酸化層１４１”の中に溝が異方性エッ
チングによって形成されるときに、この頂上保護酸化層
１６１と第１のポリシリコン層もまたエッチングされる
。

【００４５】厚い酸化層の表面側に向かう消去ゲートの
位置は、基板側に近接させるよりはむしろ図２２および
図２３の具体例のように変形して用いることができる。 いずれにしても溝の中に形成される消去ゲートと近接す
るフローティングゲートの端間の結合はセルフアライメ
ント方式で提供される。

【００４６】図２４の実施例に示されているように消去
ゲートを薄い酸化層状に形成する利点は必要な場合に消
去ゲートを基板から高い電圧の絶縁を実現することがで
きることである。図１７，１８，２２，および２３の具
体例に示したように消去ゲートを半導体基板に近接させ
て排出することにも利点がある。もし、消去ゲートが基
板表面から薄いゲートのような酸化層によって分離され
ているときは、消去ゲート上の電圧はあたかもＦＥＴの
通常のゲートがチャンネル中のコンダクティビティに影
響を与えるようにその下のシリコン基板の導電率に強い
影響を与えるであろう。したがって、通常のメモリの動
作において、消去ゲートに加えられた電圧は近接する溝
のチャンネル間の分離を提供するために役立つ。すなわ
ち、溝間の半導体基板中に電界を生成することによって
、消去ゲートは隣接する溝の下に形成されたチャンネル
間における電子の移動を防止するのに役立つ。

【００４７】第５の実施例 第５の実施例は図２５から図２７に示されている。より
大きなメモリセルアレイの中の４個のセルが図２５に平
面図として示されており、それはフローティングゲート
１７１，１７３，１７５および１７７を含んでいる。延
在するソースとドレイン拡散領域１７９と１８１は一方
向に向かって伸びており、一方コントロールゲート１８
３と１８５は各々のチャンネル中の多くのメモリセルを
通して厚い酸化チャンネルに沿って伸びている。コント
ロールゲート１８３と１８５の長さは実質的にソースと
ドレイン拡散領域１７９と１８１の方向に直行するもの
である。この具体例において、消去ゲートは均一な層１
８７として設けられている。

【００４８】図２５から図２７に示された第５の実施例
は先に述べた具体例と共通する詳細な細部構造を持って
おり、それは図２および図３で概念的に説明したセルの
タイプに属するものである。半導体基板の表面に形成さ
れたゲート酸化層１８９はその上に分離チャンネル形状
において形成されたフローティングゲートとコントロー
ルゲートを持っている。この実施例と図１７および図１
８に示した第２の実施例との主たる区別はコントロール
ゲート１８３と１８５が完全にフローティングゲートの
中に形成され、その上に層１９３を１９５のような分離
酸化層を持っていることである。消去ゲート１８７は便
宜上連続的で二次元的な層であって、層１９７，１９９
のように消去誘電体層を介して各フローティングゲート
の上側の両方に結合させられている。図２５から図２７
の実施例の特徴はそのフローティングゲートが厚い酸化
層にエッチングで形成された溝の中に完全に形成される
ので、非常に狭いセル幅を持つということである。溝の
外には何も伸びていないので、その溝は効果的にその大
きさを広げることができる。

【００４９】溝形成工程の他の形態 先に説明した各具体例において、溝は厚い酸化層の中に
当初垂直な横壁を持つように異方性エッチング工程によ
って形成されている。（例えば、図１０のＢおよび図１
９のＢ参照）。この構造の有効な効果はそのメモリセル
の幅を狭くすることであり、かくして集積回路チップ上
の１つの方向に沿ってそれらの密度を極大化することが
できることである。ある形状とか工程においては、しか
しながら、溝の横壁の傾きを減少させることによって溝
の上側の部分を拡大することに利点がある。この場合に
は、一般的に大きなセルとかやや少ない集積密度にしな
ければならないのである。

【００５０】図２８のＡに示されている断面図は前述し
た異方性溝形成技術の限界の可能性を図解している。半
導体基板３０１上の厚い酸化層３０３により形成された
溝上にポリシリコン層３０５が堆積させられたとき、酸
化物の溝３０７の垂直な壁に沿うポリシリコン材料３０
９および３１１の部分は垂直方向に大変厚くなる。異方
性エッチング工程によって個々のフローティングゲート
の帯に分割させられたとき、横壁の部分の立ち上がり部
３０９と３１１を除去するために必要なエッチングの量
は前記酸化物と基板および他の層であって、ポリシリコ
ンを除去するためにポリシリコンの垂直の薄い部分の直
下の酸化層と基板と他の層が前記ポリシリコンの部分の
除去された後でエッチングされることが要求される。も
ちろん使用されるエッチング用の材料はポリシリコンを
そのポリシリコンの下にある材料の何倍もの早さでエッ
チングするのであるが、こうしてさえもある状況におい
ては、下側の材料が余分に除去されてしまう。一例とし
て下側の層が薄いゲート酸化物を持ち、その厚さが十分
に注意深く制御される必要があり、その大量のエッチン
グが好ましくない場合である。

【００５１】したがって、必要ならば溝の壁は部分的に
溝から離れるにしたがって傾きを持つようにし、ポリシ
リコンの横側に沿って堆積される量を減らすことである
。図２８のＢによれば、基板３１３は厚い酸化層３１５
がその上に堆積されている。ホトレジスト層３１７は酸
化層３１５の中に形成されるべき溝のパターンにしたが
って露出されており、そして開口３１９を形成するよう
に処理される。溝を形成する第１のステップは等方性エ
ッチング工程であり、１つのアプローチは通常の湿式エ
ッチングである。エッチング操作は開口３１９の下の酸
化物が深さｈ１　になるまで続行させられ、酸化物はホ
トレジストマスク３１３に接近する開口部３１９の下ま
で除去される。

【００５２】溝は図２８のＣに図示されているように引
き続く異方性エッチングによって完成させられ、そこの
部分３２３は垂直な横壁部であって、深さｈ２　が形成
されている。溝の底の領域幅Ｗはマスクの開口３１９の
幅とほぼ同じである。ｈ１　とｈ２　の相対的な深さは
、それらを形成する種々の装置の大きさと適当なプロセ
スパラメータを受け入れるように選択される。ｈ１　が
より小さいものに形成されると、装置は与えられた底に
おける幅Ｗに対して比較的に小さい溝を形成することが
できることになりあまり広くならない。したがって、ｈ
１　はエッチング工程によって望ましくない横側の影響
を受けないようにポリシリコン上について形成された完
全除去を必要にする以上には，してはいけないのである
。一般的にいって、この技術を上述した具体例を変形す
るために利用するときには、異方性エッチングの深さｈ
１　は全体の深さｈ１　＋ｈ２　に溝の全体の深さの１
／３から１／２にする。

【００５３】図２８のＤに図示されている次のステップ
はホトレジストマスク層３１７と酸化層３２５の全面堆
積を含んでいる。酸化層３２５の異方性エッチングの後
で溝の横壁にスペーサ３２７と３２９が残っている。ス
ペーサ３２７と３２９の形成は溝の底の幅Ｗ’の生成を
制御する。それからポリシリコンの層３３１が前記構造
の上に堆積される。図２８に比較すれば、溝の壁に沿う
ポリシリコンの垂直状態が減少されていることは明らか
である。溝に沿って形成されているポリシリコン層３３
１の除去はこれにより、より容易になる。

【００５４】消去ゲートとトンネル酸化物の形成既に記
述された実施例について、フローティングゲートと消去
ゲートの間に位置させられる消去誘電体層に関連しては
、十分に説明されていない。まず初めに図６から図１５
の第１の実施例に言及すると、電子は消去とフローティ
ングゲート間を誘電体層８５と８７を介してトンネル効
果によって伝送される。消去誘電体層を介してフローテ
ィングゲートから消去ゲートへの電子のトンネリングの
機構については大変な研究がなされており、それは“ホ
ウラ−ノルドファイムトンネリング”といわれている。 電子源となるべき誘電体の側の導電性ポリシリコンの表
面に形成された粗さは電子のトンネリングを促進するた
めの電界の集中と局部的な集中と助長に寄与すると信じ
られている。

【００５５】しかしながら、第２，第３，第４の実施例
においては消去ゲートは堆積された第１のポリシリコン
層に形成されており、電子は第１のポリシリコン層を移
動しなければならない。例えば図１７を参照すると、フ
ローティングゲート１２７の消去は、最初に堆積された
ポリシリコン層の中に形成される消去ゲート１２７に消
去誘電体１５１を介して電子が移動する必要がある。図
から理解できるようにフローティングゲートが形成され
る第２のポリシリコン層は消去誘電体層１５１の表面に
堆積されたものであるから、フローティングゲート上に
は粗面は存在しない。粗面は消去ゲートの表面に発生さ
せることができる。なぜならば、それは最初に成形され
ることであるが、これはそれに向かうトンネル電子には
逆の効果を与えることになる。もちろん通常の粗さによ
って増強されるトンネル機構は消去がフローティングゲ
ートより前に形成されるものにおいては利用できない。

【００５６】このような状況下において、必要なトンネ
リングを提供する１つの方法は消去およびフローティン
グゲート間のトンネル酸化層をできるだけ薄くすること
、すなわち２０００Åよりは大きくなく、好ましくは１
００Å，またはそれ以下にすることである。しかしなが
ら、このような薄さの酸化層を形成することは難しく、
かつ信頼性に欠ける。

【００５７】酸化層をそのように薄くしなくても、必要
なトンネル電子を提供する方法として本発明の他の特徴
によれば、第１のポリシリコン層を導通性を持たせるた
めに必要なドーパントが、好ましくは最初に堆積された
材料に含まれる。すなわち、“同時現場”ドープシリコ
ンであることである。このことは最初にドープされてい
ないポリシリコンを堆積し、それは電気的に不導通であ
り、それからその層に対してイオンインプランテーショ
ン，または引き続く炉内におけるドーピング操作によっ
てドーピングするものと対称的な技術である。最初の酸
化層がポリシリコン層の上にトンネル消去誘電体として
成長させられる。すなわち、酸化層がその上に形成され
ていないところの表面に酸化層を成長させることである
。通常はフローティングゲートを形成する第１のポリシ
リコン層の上に、現在はいわゆる“サクリヒシャル（犠
牲的）”酸化層が成長させられ剥がされて、消去用の酸
化物を成長させる前にポリシリコン表面に均一性を形成
する。しかしながら、そのステップは最初のポリシリコ
ン層を第２，第３，および第４の実施例においては、意
図的に避けられている。なぜならば、消去ゲートに形成
される消去ゲートとその上の粗面は、逆トンネル効果を
達成するためには好ましいものでないからである。例え
ば、図１７の具体例において、ある酸化物は第１のポリ
シリコン層（１４５，１４７，１４９で図１９のＡとＢ
に示されているもの）に厚い酸化層（１９のＡおよび１
９のＢの１４１）の上に堆積する過程において、ある酸
化層がその表面に第１のポリシリコン層の上に形成され
る必要があるが、臨界的な消去用酸化層（図２０のＢの
１５１および１５３はこの層が除去される部分から発生
するポリシリコンの新鮮な層上に形成される。

【００５８】その場でドープされた第１のポリシリコン
層は、摂氏６２０°から６７０°でシランのガス雰囲気
のようなｎ形のドーパントのガス空間中の雰囲気内に保
持された半導体層上への堆積によって形成される。温度
としては摂氏６４０°が好ましい。ドーピングの濃度は
シート抵抗が毎平方１００から１０００Ωになるように
選ばれる。層の厚さは一般的にいって１０００から３０
００Åの範囲に入るように選ばれる。このプロセスはか
なり正確なポリシリコン層の厚さのコントロールを許容
し、その結果引き続いて形成されるフローティングゲー
トに対面するエッチングされたエッジ領域を規定するも
のであり、消去ゲートとフローティングゲート間の結合
の制御を可能ならしめる。

【００５９】消去用酸化物層（例えば，図２０のＢの１
５１と１５３）は通常の処理によって、第１のポリシリ
コン層のエッチングされたエッジの上に２００から５０
０Å程度の厚さに成長させられる。例えば、乾式酸素処
理工程を用いることができ、それは摂氏９００°から１
５００°の範囲で行われる。それとは別に、湿式酸素処
理工程は、より低い温度で利用できる。

【００６０】消去用の酸化物層が成長させられた後で、
その次の処理工程で用いられる技術はより一層通常のも
のである。フローティングゲートは形成させる第２のポ
リシリコン層（例えば、図２１のＡおよびＢの帯，１５
５および１５６）は、ドープされない状態で堆積され、
それから引き続いてイオン打ち込み，または炉中の拡散
工程によってドープされる。もしも、前述したようなそ
の場における処理が第１のポリシリコン層に対して第２
のポリシリコン層を堆積するために用いられるならば、
それは例えば摂氏５６０°から５８０°で約５７０°の
低い温度で成されるべきである。前述した高い温度の処
理工程は避けるべきである。なぜならば、それはその結
果製造されたフローティングゲート（帯１５５および１
５６から形成された）と第３のポリシリコン層から形成
されたコントロールゲート１５９間の酸化物層１５７（
図２１のＡおよびＢ）を通して不本意な電子トンネリン
グが起こるからである。高い温度での処理の利用可能性
は反対側の電子トンネリングが希望される場合における
応用のみに限定される。第２，第３および第４の実施例
による装置は、第２番目に形成されたポリシリコン層（
そこからフローティングゲートが形成される。）から第
１の形成されたポリシリコン層（そこから消去ゲートが
形成される。）へのコンダクタンスが反対側の方向に存
在するものよりも高いことである。第１から第２のポリ
シリコン層における高いコンダクタンスはより正常なも
のであり、ここで示された第１の実施例として用いられ
る。この効果的な反対側のトンネル効果を提供するため
に、メモリセルは他の構造よりもより多くのプログラム
／消去サイクルを取り扱い、寿命を増加させる。これは
消去誘電体層の中により少ない電子が補足されているか
らであると信じられている。

【００６１】消去ゲートの動作 前述したところから理解できるように第１，第２，第３
および第４の実施例における各フローティングゲート（
図７，図１７，図２２，および図２４）は２つの消去ゲ
ートに各々の側で接続されている。第１の実施例である
完成されたセルの断面図である図７を参照すると、１つ
の消去ゲートは各々隣接する一対の溝の間に存在し位置
させられている。ある装置においては、１つおきに消去
ゲートをなくして各々のフローティングゲートを１つの
消去ゲートに結合させて残すことが十分であるかもしれ
ない。これは図７に示した具体例において可能であり、
それはフローティングゲートとコントロールゲートが形
成された後で、第３のポリシリコン層から消去ゲートが
形成されるべきものが堆積されるからである。図７に示
されているように第３のポリシリコン層を消去ゲートの
１つおきに残すように除去することは率直で良いことで
ある。

【００６２】フローティングゲートをただ１つの消去ゲ
ートに結合させることによって、フローティングゲート
と消去ゲート間の規制的な容量結合は著しく減少させら
れ（実質的には半分になる。）すなわち、両方の消去ゲ
ートが用いられる場合に比べるとならば、実質的に半分
になる。その結果として、消去ゲートの効果はこの規制
的な結合を減少させた結果として増大させられる。

【００６３】これとは反対にもし各々のセルのフローテ
ィングゲートが消去ゲートにその両サイドで結合された
場合にはセルが消去させられているときに、他方側を正
の消去電圧（Ｖｅ　）にしておいて、一方側を設置また
は負の電圧に保持することができる点において、動作上
の利点がある。図２９に示されている例に言及すると、
代替消去ゲート（導電帯１４５または１４９）は接地電
位に接続され、一方残っている消去動作が行われている
ときに消去電圧供給源２１１に接続されている。これは
与えられた消去電圧Ｖｅ　の供給によって十分な消去を
しながらフローティングゲートに結合させられている規
制電圧の量を減少させるという有効な利点がある。僅か
な規制電圧の減少であっても、書込み／消去サイクル，
すなわちそれは固定的な電圧Ｖｅ　によって達成される
回数をかなり増大させることができる。さらに加えて交
互の消去ゲートのおりを設置するということは、隣接す
るいくつかのカラムまたはローのメモリセルのセクタか
ら容易に分離することができ、それらのセクタはお互い
に独立してフラッシュ消去可能であり、そのためにセク
タ間に物理的な切れ目を設ける必要がないのである。消
去電圧Ｖｅ　は各セクタの接地されていない代替消去ゲ
ートに独立して供給される。

【００６４】図３０の略図を参照すると消去の際に図２
９のメモリセルの種々のゲートに与えられる電圧とそれ
らの結合関係が示されている。フローティングゲート２
０３は、基板２０１にキャパシタＣＳ　により，コント
ロールゲートにキャパシタＣＣ　により，第１の消去ゲ
ート２０７にＣＥ１により，そして第２の消去ゲート２
０９にキャパシタＣＥ２によって結合させられている。

【００６５】本発明の種々の特徴を、特定の図示された
実施例を参照して詳しく説明してきたが、本発明は添付
の請求の範囲の全てにわたって保護されるべきであると
理解されるべきである。

【図面の簡単な説明】

【図１】フローティングゲートとの容量結合を示してい
るＥＥＰＲＯＭセルの等価回路の部分を示している。

【図２】ＥＰＲＯＭまたはＥＥＰＲＯＭセルの４つの実
施形態（第１，第２，第４および第５番目）の中核部を
概念的に示した図である。

【図３】図２のメモリセルを切断線３−３に沿って切断
して示した断面図である。

【図４】本発明による他の実施形態（第３番目の実施例
形態）によって形成されるＥＰＲＯＭ，またはＥＥＰＲ
ＯＭセルの構造の中心部分を概念的に示した図である。

【図５】図４のメモリセルを５−５に示す線に沿って切
断して示した断面図である。

【図６】本発明の第１の実施例によるフラッシュＥＥＰ
ＲＯＭアレイの平面図である。

【図７】図６に示したアレイを切断線Ｂ−Ｂに沿って切
断して示した断面図である。

【図８】図６のアレイを切断線Ａ−Ａに沿って切断して
示した断面図である。

【図９】図６から図８に示したアレイの製造過程の一つ
を示す図であって，９図中Ａの部分は図６のａ−ａに示
す線によって切断して示し、９図中Ｂの部分は図６のｂ
−ｂに示す線によって切断して示した断面図である。

【図１０】図６から図８に示したアレイの製造過程の一
つを示す図であって，１０図中Ａの部分は図６のａ−ａ
に示す線によって切断して示し、１０図中Ｂの部分は図
６のｂ−ｂに示す線によって切断して示した断面図であ
る。

【図１１】図６から図８に示したアレイの製造過程の一
つを示す図であって，１１図中Ａの部分は図６のａ−ａ
に示す線によって切断して示し、１１図中Ｂの部分は図
６のｂ−ｂに示す線によって切断して示した断面図であ
る。

【図１２】図６から図８に示したアレイの製造過程の一
つを示す図であって，１２図中Ａの部分は図６のａ−ａ
に示す線によって切断して示し、１２図中Ｂの部分は図
６のｂ−ｂに示す線によって切断して示した断面図であ
る。

【図１３】図６から図８に示したアレイの製造過程の一
つを示す図であって，１３図中Ａの部分は図６のａ−ａ
に示す線によって切断して示し、１３図中Ｂの部分は図
６のｂ−ｂに示す線によって切断して示した断面図であ
る。

【図１４】図６，図８の具体例を切断線ｂ−ｂに沿って
示した追加の工程を示した図である。

【図１５】図６，図８の具体例を切断線ｂ−ｂに沿って
示した追加の工程を示した図である。

【図１６】第２および第３の実施例によるフラッシュＥ
ＥＰＲＯＭの平面図である。

【図１７】図１６の切断線ｂ−ｂに沿って切断した第２
の具体例を示す断面図である。

【図１８】図１６のアレイのａ−ａに沿って示した第２
の具体例の断面図である。

【図１９】図１７から図１８に示したアレイの順次製造
過程の一つを示す図であって，１９図中Ａの部分は図１
６のａ−ａに示す線によって切断して示し、１９図中Ｂ
の部分は図１６のｂ−ｂに示す線によって切断して示し
た断面図である。

【図２０】図１７から図１８に示したアレイの順次製造
過程の一つを示す図であって，２０図中Ａの部分は図１
６のａ−ａに示す線によって切断して示し、２０図中Ｂ
の部分は図１６のｂ−ｂに示す線によって切断して示し
た断面図である。

【図２１】図１７から図１８に示したアレイの順次製造
過程の一つを示す図であって，２１図中Ａの部分は図１
６のａ−ａに示す線によって切断して示し、２１図中Ｂ
の部分は図１６のｂ−ｂに示す線によって切断して示し
た断面図である。

【図２２】図１６の切断線ｂ−ｂに沿って示した第３の
具体例の断面図である。

【図２３】図２３は図１６のアレイを切断線ａ−ａに沿
って切断して示した第３の具体例の断面図である。

【図２４】図１６のｂ−ｂ断面図に沿って示した第４の
具体例の断面図である。

【図２５】本発明による第５の具体例に従うところのフ
ラッシュＥＥＰＲＯＭセルの平面図である。

【図２６】図２５に示した具体例のｂ−ｂ切断線に沿っ
て示した断面図である。

【図２７】図２５のａ−ａ切断線に沿って示した断面図
である。

【図２８】図中Ａの部分は先に示した図面を参照して説
明された実施例中における工程の特徴を示した図であり
、図中Ｂ，Ｃ，ＤおよびＥの部分は先の図面を参照して
説明した実施例の工程の変形したものの工程を示した図
である。

【図２９】図１６から図１８の主たる要素の平面図であ
って、図１７の切断線２９−２９に沿って下方を見た図
である。

【図３０】図１６から図１８の具体例のフローティング
ゲートと基板上の他の要素との容量結合を略図的に示し
た図である。

【符号の説明】

１１　　基板 １３　　フローティングゲート １５　　コントロールゲート ２１　　ソース拡散領域 ２３　　ドレイン拡散領域 ２５　　ゲート酸化物 ２７　　フローティングゲート ２９　　コントロールゲート ３１　　誘電体層 ３３　　基板 ３５　　ソース拡散領域 ３７　　ドレイン拡散領域 ３９　　ゲート酸化層 ４１　　フローティングゲート ４３　　コントロールゲート ４５　　誘電体層 ５１，５３，５５，５７　　フローティングゲート５９
　　半導体基板 ６１　　ゲート酸化層 ６３，６５，６７　　フローティングゲート６９　　ソ
ース拡散領域 ７１　　ドレイン拡散領域 ７３　　コントロールゲート ７９　　コントロールゲート ８３　　消去ゲート ８５，８７　　誘電体層 ９３　　保護酸化層 ９５，９７　　溝 １０３，１０５　　帯 １０７，１０９　　酸化層 １１１　　開口 １１３，１１５　　誘電体層 １１１　　開口 １１７，１１９　　スペーサ １２５，１２７，１２９，１５１　　フローティングゲ
ート １３３　　ソース拡散領域 １３５　　ドレイン拡散領域 １３７，１３９　　コントロールゲート１４１　　厚い
酸化層 １４３　　基板 １４５，１４７，１４９　　消去ゲート１５１，１５３
　　消去誘電体 １５５，１５６　　ポリシリコン帯 １５７　　酸化層 １５９　　第３のポリシリコン層 １６１　　頂上保護酸化層 １７１，１７３，１７５，１７７　　フローティングゲ
ート １７９　　ソース拡散領域 １８１　　ドレイン拡散領域 １８３，１８５　　コントロールゲート１８７　　消去
ゲート １８９　　ゲート酸化層 １９１　　基板 １９３，１９５　　分離酸化層 １９７，１９９　　消去誘電体層 ２０１　　基板 ２０３　　フローティングゲート ２０７　　第１の消去ゲート ２０９　　第２の消去ゲート ３０１　　基板 ３０３　　厚い酸化層 ３０５　　ポリシリコン層 ３０７　　溝 ３０９，３１１　　ポリシリコン材料 ３１３　　基板 ３１５　　厚い酸化層 ３１７　　ホトレジスト層 ３１９　　開口 ３２３　　横壁部 ３２５　　酸化層 ３２７，３２９　　スペーサ ３３１　　ポリシリコン層

Claims (59)

【特許請求の範囲】
1. 【請求項１】　　電気的にプログラム可能なメモリであ
   り，ソースとドレイン拡散領域間の半導体基板の実質的
   な平行な平面が表面領域中のチャンネル領域の上に位置
   させられている表面領域を持ち，基板表面からはゲート
   誘電体層によって絶縁されている電気的に導通性を持つ
   フローティングゲートおよび前記フローティングゲート
   の反対側の表面に誘電体層を介して容量的に結合してい
   る表面領域を持つ電気的に導通するコントロールゲート
   とをもち，前記フローティングゲートは少なくとも前記
   チャンネル領域の一部の導通の大きさをフローティング
   ゲートの電圧レベルに比例して制御することによって，
   特徴づけられるものであって、前記フローティングゲー
   トとコントロールゲートの対向する表面の少なくとも３
   ５％はそれらの間の容量結合部分を構成するものであっ
   て，それらは前記基板表面に対して実質的に直角方向に
   前記フローティングゲートの前記表面領域のフローティ
   ングゲートとして与えられた方向に伸びており，これに
   よって前記基板で前記メモリデバイスに制御される部分
   を極小化する改良を含む電気的に消去可能でありプログ
   ラム可能なメモリ装置。
2. 【請求項２】　　請求項１記載の改良されたメモリ装置
   において、前記コントロールゲートは前記与えられた表
   面領域の上に前記フローティングゲートを通して伸びて
   おり、前記フローティングゲートは前記コントロールゲ
   ートの底部，および隣接する横壁部を囲むものである電
   気的に消去可能でありプログラム可能なメモリ装置。
3. 【請求項３】　　請求項１記載の改良されたメモリにお
   いて、前記フローティングゲートは実質的に立体的であ
   って，前記対向する表面領域は前記フローティングゲー
   トの両端の表面を含んでいる電気的に消去可能でありプ
   ログラム可能なメモリ装置。
4. 【請求項４】　　請求項１から３記載のいずれか１つに
   したがう改良されたメモリ装置において、前記フローテ
   ィングゲートおよびコントロールゲートの対向する領域
   は，前記半導体基板表面によって保持されている絶縁層
   の中に形成された１つの溝の中に存在し，前記溝は前記
   半導体基板のチャンネル領域を規定するものである電気
   的に消去可能でありプログラム可能なメモリ装置。
5. 【請求項５】　　請求項１から３記載のいずれかによる
   改良されたメモリ装置であって、前記装置は電気的に導
   通性を持つ消去ゲートを持っており，そのゲートは前記
   フローティングゲートに消去誘電体層を介して容量的に
   結合されており、ここにおいて前記消去ゲートは前記チ
   ャンネル領域の外側の基板表面に隣接して配置されてお
   り，誘電体層を介してそれに結合されており，これによ
   って前記装置は同じ基板上の他の装置から電気的に分離
   するためのフィールド板として寄与せしめるものである
   電気的に消去可能でありプログラム可能なメモリ装置。
6. 【請求項６】　　請求項１から３記載の任意の１つによ
   る改良されたメモリ装置であって、前記装置は電気的に
   導通性の消去ゲートを持っていて，その消去ゲートは消
   去誘電体層を介して前記フローティングゲートに容量的
   に結合されており，前記消去ゲートは前記サブストレー
   トから除去された前記フローティングゲートの壁の端に
   隣接して位置されているという付加的な改良を持ってい
   る電気的に消去可能でありプログラム可能なメモリ装置
   。
7. 【請求項７】　　請求項１から３記載の任意の１つによ
   る改良されたメモリ装置であって、前記フローティング
   ゲートの与えられた表面領域は前記ソースとドレイン拡
   散領域間の距離の一部のある部分にのみ広がっており，
   チャンネル上のそれらの間の残りの距離の上に広がって
   おり，その間にゲート誘電体層を越えて広がっており，
   ここにおいて前記装置は分離チャンネル形のメモリセル
   を形成する電気的に消去可能でありプログラム可能なメ
   モリ装置。
8. 【請求項８】　　実質的に平坦な表面上に一定の間隔を
   保って配置されているソースとドレインの拡散領域を持
   つ半導体基板と、前記半導体基板上に保持されている絶
   縁性の誘電体層と、前記絶縁性の誘電体層の中に前記基
   板の表面上であるが，前記基板の表面に達しないように
   形成された溝であって，前記溝は前記ソースとドレイン
   の拡散領域間に延びており，そしてそれは前記基板の近
   くにおいて，実質的に幅の１／２を持っている溝と、前
   記溝の中の前記基板の表面層によって保持されているゲ
   ート誘電体層と、電気的に導通するフローティングゲー
   ト構造であって，前記溝の中の前記ゲート誘電体層上に
   少なくとも前記ソースとドレインの拡散領域間の一部に
   おいて，前記基板と容量的に結合されている電気的に導
   通性を持つフローティングゲートと、前記溝内に位置さ
   せられる電気的に導電性を有するコントロールゲートで
   あって，前記フローティングゲートの表面領域からコン
   トロールゲートの誘電体層によって絶縁されており，フ
   ローティングゲートとコントロールゲート間の容量性結
   合を提供するものであり，少なくとも前記結合領域の３
   ５％は前記溝内であって，前記基板表面に対して略直角
   に向けられている領域に形成されるコントロールゲート
   と、からなるメモリ装置セル。
9. 【請求項９】　　請求項８記載のメモリ装置セルにおい
   て、前記実質的に直角な表面は前記溝の長さ方向に沿っ
   て設けられているものであるメモリ装置セル。
10. 【請求項１０】　　請求項８記載のメモリ装置セルにお
    いて，前記実質的直角な表面は前記溝の幅に沿って設け
    られているものであるメモリ装置セル。
11. 【請求項１１】　　請求項８から１０記載のいずれかに
    したがうメモリセルであって、前記分離用誘電体層は０
    ．２ミクロン以上の厚さを持っているメモリ装置セル。
12. 【請求項１２】　　請求項８から１０記載のいずれかに
    したがうメモリセルであって、前記基板表面から除去さ
    れた絶縁性誘電体表面に近接して設けられている消去誘
    電体層を介して前記フローティングゲートに容量結合さ
    れている導電性を有する消去ゲートを含むメモリ装置セ
    ル。
13. 【請求項１３】　　請求項８から１０記載のいずれかに
    したがうメモリセルであって、電気的に導電性を有する
    消去ゲートであって，分離誘電体層の中に埋め込まれて
    前記基板表面からゲート誘電体層によって分離されてお
    り，そして前記サブストレートに結合されており，前記
    消去ゲートは消去誘電体層を持つフローティングゲート
    に近接して前記消去ゲートは位置させられているメモリ
    装置セル。
14. 【請求項１４】　　請求項８から１０記載のいずれかに
    したがうメモリセルであって、導電性を有する消去ゲー
    トを持ち，その消去ゲートは前記溝に隣接する分離用の
    誘電体層の中に位置させられており，そして前記フロー
    ティングゲートから前記消去誘電体層によって分離され
    ている１つの端を持っているメモリ装置セル。
15. 【請求項１５】　　請求項８から１０記載のいずれかに
    したがうメモリセルであって、前記フローティングゲー
    トは前記ソースとドレイン拡散領域間の溝の長さの一部
    に延びており、前記コントロールゲートは前記ゲート誘
    電体層に前記重なり合わない溝の長さの中で延びており
    ，これによってスピリットチャンネルメモリ装置を形成
    しているメモリ装置セル。
16. 【請求項１６】　　複数のメモリ装置セルのアレイであ
    って、実質的に平坦な表面を持つ半導体基板と、前記基
    板の第１の方向に沿って前記基板表面に形成されたソー
    スとドレイン拡散領域が延在している実質的に平行なソ
    ースとドレインの拡散領域と、前記基板の表面を覆う分
    離用の誘電体層であって，実質的に平行であって，前記
    基板表面に沿って延在する複数の溝を持ち，前記基板表
    面に実質的に広がることなく延在し，前記溝は前記基板
    の第２の方向に向かって延びており，前記第１と第２の
    方向はお互いに実質的に直行している分離用の誘電体層
    と、前記溝内の前記基板表面のゲート誘電体層と、前記
    溝の中で前記ゲート誘電体層で前記溝の中で長さ方向に
    あり，各々の１つのフローティングゲートがソースとド
    レイン拡散領域間で前記その間のチャンネル領域の基板
    に結合するように設けられている複数のフローティング
    ゲートと、少なくとも前記溝の中の各々の中にその長さ
    方向に少なくとも幾つかのフローティングゲートに沿っ
    てコントロールゲートが容量的にコントロールゲート誘
    電体層を介して結合されており，少なくとも３５％の領
    域が実質的に前記基板表面で前記溝の中において結合さ
    せられているコントロールゲートと、を含む複数のメモ
    リ装置セルのアレイ。
17. 【請求項１７】　　請求項１６記載のメモリ装置セルア
    レイにおいて，前記フローティングゲートは前記基板上
    で前記コントロールゲートが通過する前記溝の横壁間の
    領域に対向して前記基板上に形成されているメモリ装置
    セルのアレイ。
18. 【請求項１８】　　請求項１６記載のメモリ装置セルア
    レイにおいて、前記フローティングゲートは実質的に立
    体的であって，溝の対向する横壁領域にあり，そして前
    記実質的に直角方向に向けられた容量結合領域は対向す
    るフローティングゲート端が前記溝の長さ方向に延びて
    いるものを含んでいるメモリ装置セルのアレイ。
19. 【請求項１９】　　請求項１６または１７記載のいずれ
    かにしたがうメモリ装置セルのアレイにおいて、複数の
    離れて，実質的に平行でかつ延在するゲートの複数個を
    含み，それら前記第２の方向に延びており，前記分離用
    の誘電体層の頂面に前記フローティングゲートの頂面端
    によって前記消去用誘電体層を介して容量的に結合され
    ている消去ゲートを含んでいるメモリ装置セルのアレイ
    。
20. 【請求項２０】　　請求項１７記載のメモリ装置セルの
    アレイにおいて，前記フローティングゲートの部分は前
    記コントロールゲートよりも前記基板から離れて延びて
    いる溝の横壁に対面して形成されており，そしてさらに
    消去ゲートを含み，消去ゲートは前記分離用の誘電体の
    頂部に形成されており，実質的に連続的に１または２以
    上の溝の中の複数のフローティングゲートを含む領域の
    上に連続的に延びているメモリ装置セルのアレイ。
21. 【請求項２１】　　請求項１６から１８記載のメモリ装
    置セルのアレイであって、複数の分離され実質的に平行
    で，かつ延在する消去ゲートでその長さが前記第２の方
    向に延びており，前記誘電体層の中に位置させられてお
    り，前記溝の中でフローティングゲートに前記消去誘電
    体層を介して容量的に結合されており，それは前記溝の
    両側において前記基板を介してゲート誘電体層によって
    結合されており，これによって前記装置を前記第２の方
    向に沿うフィールドプレート分離を提供しているメモリ
    装置セルのアレイ。
22. 【請求項２２】　　請求項１６から１８記載のいずれか
    にしたがうメモリ装置セルアレイであって、複数の分離
    され，実質的に平行であって延在する導電性を有する消
    去ゲートを持ち，それは前記第２の方向に延びており，
    前記溝の間で前記横壁の間に延びており，前記横壁の前
    記フローティングゲートに消去誘電体層を介して容量的
    に結合されているメモリ装置セルのアレイ。
23. 【請求項２３】　　請求項１６から１８記載のいずれか
    にしたがうメモリ装置のアレイであって、前記分離用の
    誘電体層は前記ゲート誘電体層に隣接するフローティン
    グゲートの幅に等しいか，それよりも大きい厚みを持っ
    ているメモリ装置セルのアレイ。
24. 【請求項２４】　　請求項１６から１８記載のいずれか
    にしたがうメモリ装置のアレイであって、前記分離用誘
    電体層の中の溝は，対面する両壁上に形成されたスペー
    サが各々の基板に近づく内側方向に向かって，緩やかな
    傾斜を持っており，これにより前記チャンネル領域の幅
    を効果的に狭くしているメモリ装置セルのアレイ。
25. 【請求項２５】　　請求項１６から１８記載のいずれか
    にしたがうメモリ装置のアレイであって、前記フローテ
    ィングゲートは隣接するソースとドレイン拡散領域間の
    一部の距離だけ前記溝に沿って延びており，前記コント
    ロールゲートは前記基板に前記ゲート誘電体層を介して
    隣接するソースドレイン拡散領域間の残された距離にお
    いて結合することにより前記アレイを分離チャンネルメ
    モリ装置として形成しているメモリ装置セルのアレイ。
26. 【請求項２６】半導体基板上に電気的にプログラム可能
    なメモリ装置を形成するための方法であって、前記基板
    上の一方の表面にソースとドレイン領域を形成するステ
    ップと、前記基板表面に与えられた厚さの分離誘電体層
    を堆積するステップであって，前記基板表面は少なくと
    も前記ソースとドレイン領域においては実質的に平坦で
    あることに特徴があるステップと、１つの溝を形成する
    ために前記分離誘電体層の部分を除去するステップであ
    って，それによって前記ソースとドレイン領域の長さだ
    け前記基板表面を実質的に露出させ，前記除去工程は前
    記溝内の基板を実質的に除去することなく行われ，前記
    溝内に露出させられた基板表面上にゲート誘電体を形成
    するステップと、前記溝内の前記ゲート誘電体層上に導
    電性を持つフローティングゲートを形成するステップと
    、前記フローティングゲート上にコントロールゲート用
    の誘電体層を形成するステップと、導電性を有するコン
    トロールゲートを前記フローティングゲート上に形成す
    るステップで，ここにおいて前記フローティングゲート
    とコントロールゲートは容量的にその間の対向する表面
    間において容量的に結合させられ，前記コントロールゲ
    ートは誘電体層によって分離されているステップを含む
    電気的にプログラム可能なメモリ装置を形成するための
    方法。
27. 【請求項２７】　　請求項２６記載の方法において前記
    溝を形成した後で，前記ゲート誘電体層を成長させる前
    に前記溝の横壁にその断面形状を対向する両表面によっ
    て分離され，前記基板表面に隣接する位置における溝が
    より狭く前記基板表面からの距離の関数にしたがって次
    第に増加して前記当初の溝の幅に等しいか，またはそれ
    よりも小さくするように増大させるステップを含む電気
    的にプログラム可能なメモリ装置を形成するための方法
    。
28. 【請求項２８】　　請求項２７記載の方向において、前
    記スペーサを形成するステップは前記基板表面における
    横面間の距離が前記横壁を形成する前の溝の幅の１／２
    になるようにする電気的にプログラム可能なメモリ装置
    を形成するための方法。
29. 【請求項２９】　　請求項２７記載の方法において、前
    記フローティングゲートを形成するステップは前記フロ
    ーティングゲートの長さを前記溝の長さにおいて，前記
    ソースとドレインの距離間よりも短く制限し，それによ
    って前記ソースとドレイン領域間に前記フローティング
    ゲートに実質的に影響を受けない領域を残し、そしてさ
    らにコントロールゲートを形成するステップを含み，そ
    れは前記コントロールゲートを前記溝の部分の前記誘電
    体層上に形成し，それによって分離チャンネル形のメモ
    リ装置を形成する電気的にプログラム可能なメモリ装置
    を形成するための方法。
30. 【請求項３０】　　請求項２６記載の方法において、前
    記誘電体層を半導体基板上に形成するステップは前記与
    えられた厚さを０．２ミクロンよりも大きくする電気的
    にプログラム可能なメモリ装置を形成するための方法。
31. 【請求項３１】　　請求項２６記載の方法において、フ
    ローティングゲートを形成するステップ，その上に誘電
    体層を形成するステップおよびそれからコントロールゲ
    ートを形成するステップはそれぞれ少なくとも３５％の
    容量結合が，溝の中に構成される基板表面に実質的に直
    行する表面において形成されるように関連づけられてい
    る電気的にプログラム可能なメモリ装置を形成するため
    の方法。
32. 【請求項３２】　　請求項２６記載の方法において、前
    記フローティングゲートを形成するステップは，前記溝
    の長さ方向に沿ってフローティングゲートの中に１つの
    スロットができるようにして形成し，そしてさらに前記
    コントロールゲートを形成する工程は前記フローティン
    グゲートをスロットの中に前記コントロールゲートを形
    成するステップを含む電気的にプログラム可能なメモリ
    装置を形成するための方法。
33. 【請求項３３】　　請求項２６記載の方法において、前
    記フローティングゲートを形成するステップは前記溝が
    実質的に一定の距離だけ埋められて，前記フローティン
    グゲートの端面の壁を残し，そのフローティングゲート
    は実質的に前記基板表面に対して直角である電気的にプ
    ログラム可能なメモリ装置を形成するための方法。
34. 【請求項３４】　　請求項２６記載の方法において、前
    記コントロールゲートを形成した後に，１つの消去ゲー
    ト誘電体層を前記基板から除去された溝の開口部に近接
    するフローティングゲート部分に消去ゲートを形成する
    ステップと、その後において電気的に導通する消去ゲー
    トを前記消去誘電体の上に形成するステップを含む電気
    的にプログラム可能なメモリ装置を形成するための方法
    。
35. 【請求項３５】　　請求項２６記載の方法において、ソ
    ースとドレイン領域を形成する工程の後で，かつ前記分
    離用誘電体層を形成する前に前記基板表面上にゲート誘
    電体層を形成し，それからその上に導電性を有する消去
    ゲートを形成するステップとを含むものであって、引き
    続く前記誘電体層を溝を形成するために除去するステッ
    プは、消去ゲートの横壁が溝の横壁を介して露出される
    ように前記消去ゲートに近接して前記溝を形成し、そし
    てそれはさらに付加的に前記フローティングゲートを形
    成するステップの前に前記消去ゲートの横壁の露出され
    た部分の上に消去誘電体層を形成するステップを含む電
    気的にプログラム可能なメモリ装置を形成するための方
    法。
36. 【請求項３６】　　請求項３５記載の方法において、前
    記消去ゲートを形成するステップは現場で同時にドープ
    されたポリシリコンを堆積する工程を含み，ここにおい
    て消去誘電体層を形成するステップは前記消去ゲート側
    の上に１つの酸化物層を成長させる工程を含む電気的に
    プログラム可能なメモリ装置を形成するための方法。
37. 【請求項３７】　　請求項２６記載の方法において、前
    記溝を形成するために前記分離用の誘電体層の一部を除
    去するステップは１つの異方性エッチングステップを含
    む電気的にプログラム可能なメモリ装置を形成するため
    の方法。
38. 【請求項３８】　　請求項２６記載の方法において、前
    記溝を形成するために前記分離用誘電体層の部分を除去
    するステップは当初の分離用の誘電体の部分を与えられ
    たマスクの開口を介して等方性エッチングによって除去
    するステップとその後に分離用誘電体層の残っている層
    を前記与えられたマスクの開口を介して異方性エッチン
    グによって除去するステップを含む電気的にプログラム
    可能なメモリ装置を形成するための方法。
39. 【請求項３９】　　請求項３８記載の方法において、前
    記等方性エッチングステップは前記分離用誘電体層の厚
    さの１／２またはそれ以下を除去する工程を含み，これ
    によって少なくとも前記分離用誘電体層の厚さの１／２
    かまたはそれ以上に等しい部分が基板表面に接した厚さ
    を持つように形成される電気的にプログラム可能なメモ
    リ装置を形成するための方法。
40. 【請求項４０】　　半導体基板上に電気的にプログラム
    可能なメモリ装置の２次元のアレイを形成する方法であ
    って、基板の実質的に平坦な表面に平行に延びるソース
    とドレイン領域を１つの方向に基板上を横切って１つの
    方向に延在させ，第２の方向に基板を横切って間隔を保
    ち，前記第１と第２の方向は実質的に直角であるように
    延在する平行なソースとドレイン領域を形成するステッ
    プと、前記基板の上に分離用の誘電体層を均一な厚さに
    堆積するステップと、前記誘電体層の中に複数の延在す
    る平行な溝を形成するステップであって，その溝は前記
    層に実質的に平坦な基板表面に達するように延びており
    ，それらは矩形の断面形状を１つの辺が前記基板表面に
    接するような実質的な矩形の断面を持っており，それら
    の深さは略その前記セグメントの幅と等しいかまたはそ
    の２倍以下であって，前記溝はその第２の方向に延びて
    おり，第１の方向に間隔を保たされているステップと、
    前記溝の中の基板の表面上にゲート誘電体層を形成する
    ステップと、前記分離用の誘電体層と前記溝の中に第１
    の電気的な導体層を堆積し，それは前記溝に沿って凹部
    が形成されているように堆積するステップと、前記第１
    の電気的に導電性の層を複数のフローティングゲートが
    前記溝の長さ方向に沿って間隔を保って残されるように
    除去するステップであって，前記フローティングゲート
    は少なくとも前記近接するソースとドレイン領域間の距
    離を保って延びており，１つの溝の中のフローティング
    ゲートは他の溝のフローティングゲートと分離されてい
    るステップと、前記フローティングゲートの上にコント
    ロールゲートの酸化物層を形成するステップと、第２の
    導電層を前記構造の上に前記フローティングゲートの凹
    みと溝を実質的に埋めるように堆積するステップと、前
    記第２の電気的導電層の部分を前記溝に沿って延びる延
    在する平行なコントロールゲートの複数分を残すように
    除去するステップと、
41. 【請求項４１】　　半導体基板上に電気的にプログラム
    可能なメモリ装置の２次元のアレイを形成する方法であ
    って、基板の実質的に平坦な表面に平行に延びるソース
    とドレイン領域を１つの方向に基板上を横切って延在さ
    せ，第２の方向に基板を横切って間隔を保ち，前記第１
    と第２の方向は実質的に直角であるように延在する平行
    なソースとドレイン領域を形成するステップと、前記基
    板の上に分離用の誘電体層を均一な厚さに堆積するステ
    ップと、前記誘電体層の中に複数の延在する平行な溝を
    形成するステップであって，その溝は前記層に実質的に
    平坦な基板表面に達するように延びており，それらは矩
    形の断面形状を１つの辺が前記基板表面に接するような
    実質的な矩形の断面を持っており，それらの深さは略そ
    の前記セグメントの幅と等しいかまたはその２倍以下で
    あって，前記溝はその第２の方向に延びており，第１の
    方向に間隔を保たされているステップと、前記溝の中の
    基板の表面上にゲート誘電体層を形成するステップと、
    前記分離用の誘電体層と前記溝の中に第１の電気的な導
    体層を堆積し，それは前記溝に沿って凹部が形成されて
    いるように堆積するステップと、前記第１の電気的に導
    電性の層を複数のフローティングゲートが前記溝の長さ
    方向に沿って間隔を保たされており，溝の中で前記基板
    表面に対して実質的に直角方向に向けられている端部を
    持つ複数のフローティングゲートを残すように前記第１
    の電気的に導電層を部分的に除去するステップであって
    ，前記フローティングゲートは少なくとも前記隣接する
    ソースとドレイン拡散領域間の距離の一部に延びており
    ，前記１つの溝の中のフローティングゲートは他の溝の
    中のそれと分離されているステップと、前記フローティ
    ングゲートの上にコントロールゲートの酸化物層を形成
    するステップと、第２の導電層を前記構造の上に前記フ
    ローティングゲートの凹みと溝を実質的に埋めるように
    堆積するステップと、前記第２の電気的導電層の部分を
    前記溝に沿って延びる延在する平行なコントロールゲー
    トの複数分を残すように除去するステップと、を含む電
    気的にプログラム可能なメモリ装置の２次元のアレイを
    形成する方法。
42. 【請求項４２】　　請求項４０または４１のいずれか記
    載の装置において，前記溝を形成するステップは前記溝
    の横壁に沿って隣接する対向する横壁の溝間の距離を基
    板表面において，その断面形状が狭くなるようにスペー
    サを形成するステップを含む電気的にプログラム可能な
    メモリ装置を形成するための方法。
43. 【請求項４３】　　請求項４０または４１のいずれかに
    したがう方法であって，前記溝を形成するステップは前
    記溝を前記基板の表面に近いところの幅がその深さに等
    しいか，またはそれ以下である溝を形成する電気的にプ
    ログラム可能なメモリ装置を形成するための方法。
44. 【請求項４４】　　請求項４０または４１のいずれか記
    載の方法において，前記分離用の誘電体層を堆積するス
    テップに先だって，前記基板から絶縁された第３の電気
    的な導電層を形成する付加的なステップを含むものであ
    って，前記分離用の誘電体層を形成するステップは前記
    第３の導電層の上にそれを堆積し，そして溝を形成する
    ステップは前記溝の領域から第３の導電層を除去する工
    程を含み，これによってその第２の方向に延びている延
    在する複数のしたがうゲートを残すことによって隣接す
    る溝の突出する壁の表面に対向するように位置させる電
    気的にプログラム可能なメモリ装置を形成するための方
    法。
45. 【請求項４５】　　請求項４０または４１記載のいずれ
    かにしたがう方法であって，前記分離用の誘電体層に溝
    を形成するステップの前に分離誘電体層の上に第３の電
    気的に導通性を有する層を形成するステップを含み，そ
    してここにおいて，溝を形成するステップは溝の領域か
    ら第３の導電層を除去することによって，前記第２の方
    向に延び，かつ前記溝の間で前記隣接する溝の壁の突出
    する表面に対向するように延びている複数の消去ゲート
    を残す電気的にプログラム可能なメモリ装置を形成する
    ための方法。
46. 【請求項４６】　　請求項４０または４１記載のいずれ
    かにしたがう方法であって、前記分離用の絶縁用の誘電
    体層の中に溝を形成するステップに先だって，第３の電
    気的抵抗層であって，前記基板から絶縁されている層を
    形成するステップをさらに含み，そしてここにおいて，
    前記溝を形成するステップは前記第３の導電層を溝の領
    域から除去することによって前記第２の方向に延びてお
    り，前記溝の間で前記隣接する溝の壁に突き当たる表面
    間に位置させられている延在する複数の消去ゲートを残
    し、前記方法は前記第１の導電層を堆積するのに先だっ
    て，前記消去ゲートの横壁をそれらの突き当たりに露出
    させてたった１つの酸化層を形成させるステップを含み
    ，これによって消去ゲートの誘電体層を形成する電気的
    にプログラム可能なメモリ装置を形成するための方法。
47. 【請求項４７】　　請求項４０または４１記載のいずれ
    かにしたがう方法であって，前記分離用の誘電体層の中
    に溝を形成するステップの前に，第３の電気的な導体層
    であって，基板から絶縁されているものを形成する工程
    を付加的に含むものであり、そしてそこにおいて，溝を
    形成するステップは第３の導電層を溝の領域から除去す
    ることにより，前記第２の方向に延び，そして溝の間の
    対向する側の表面に突き当たる隣接する溝の壁に突き当
    たる複数の延在するしたがうゲートを残し、前記方法は
    さらに前記第１の導電層を堆積するステップに先だって
    ，付加的に前記消去ゲートの横壁をそれらの突き当たる
    溝まで露出させる工程を含み，たった１つの酸化物層を
    それによって消去ゲート誘電体を形成し，そしてさらに
    それにより，第１の導電層を堆積させるステップはその
    場でドープされるポリシリコンを堆積するステップを含
    む電気的にプログラム可能なメモリ装置を形成するため
    の方法。
48. 【請求項４８】　　請求項４０または４１のいずれか記
    載の方法において，前記溝を形成するステップは１つの
    異方性のエッチングステップを含む電気的にプログラム
    可能なメモリ装置を形成するための方法。
49. 【請求項４９】　　請求項４０または４２記載のいずれ
    かにしたがう方法であって、前記溝を形成するステップ
    は与えられたマスクを介して絶縁用の誘電体層がある程
    度除去されるまで，等方性エッチングによってまず初め
    に当初前記絶縁分離用誘電体を除去し，そしてその後に
    おいて，残りの部分を前記与えられたマスクの開口を介
    して異方性のエッチングによって前記分離用の誘電体層
    の残りの部分を除去する電気的にプログラム可能なメモ
    リ装置を形成するための方法。
50. 【請求項５０】　　フローティングゲートとコントロー
    ルゲートを持つ消去可能で電気的にプログラムすること
    ができるメモリセルの消去方法であって、第１と第２の
    離れた消去ゲートであって，それらは容量的に前記フロ
    ーティングゲートに接続されており，前記コントロール
    ゲートから絶縁されている第１と第２の消去ゲートを提
    供し、前記第１の消去ゲートを実質的に設置電位または
    それ以下に，そして前記第２の消去ゲートを正の消去電
    圧に保つメモリセルの消去方法。
51. 【請求項５１】　　請求項５０記載にしたがう方法であ
    って，前記第１と第２の消去ゲートを提供する工程は前
    記第１と第２の消去ゲートを前記フローティングゲート
    の対向する両側に位置させるメモリセルの消去方法。
52. 【請求項５２】　　半導体基板上に形成された複数のメ
    モリ装置セルであって、複数の平行な導電性材料の帯で
    第１の方向に延在し，第２の方向に間隔を保たせられて
    おり，消去ゲートを形成する複数の平行な帯であって，
    前記第１と第２の方向は実質的にお互いに直角であり，
    前記帯は前記基板から絶縁されている複数の平行な導電
    性材料の帯と、二次元のアレイのローとコラムに配列さ
    れ，各々前記第１と第２の方向に延びており，前記フロ
    ーティングゲートの開口する横は前記第２の方向であっ
    て，トンネル消去誘電体層で前記消去ゲートの帯に近接
    するものに結合されている導電性の複数のフローティン
    グゲートと、前記消去ゲートの帯を前記第２の方向にお
    ける１つおきの帯を設置または低い電圧に保持する一方
    ，前記消去ゲートの間の帯に正の消去電圧を印加するこ
    とにより，前記フローティングゲートのアレイをフロー
    ティングゲートに結合されている手段とを含む複数のメ
    モリ装置セル。
53. 【請求項５３】　　１つの半導体基板上に電気的にプロ
    グラムでき，かつ消去可能で不揮発性のメモリ装置を形
    成するプロセスにおいて，フローティングと消去ゲート
    構造を形成する方法は、摂氏６２０°から６７０°の温
    度領域においてその場で第１にドープされたポリシリコ
    ン層であって，基板から絶縁されているものと，実質的
    に垂直な端を持つものを堆積するステップと、前記エッ
    ジの上に新しい酸化物の層を形成させるステップと、前
    記酸化層の上に第２のドープされたポリシリコン構造を
    堆積させることによって前記第２のポリシリコン層から
    形成されたフローティングゲートから前記第１のポリシ
    リコン層から形成された消去ゲートへの電子のトンネリ
    ングを可能成らしめる堆積ステップと、を含むフローテ
    ィングと消去ゲート構造を形成する方法。
54. 【請求項５４】　　請求項５３記載の方法において，前
    記第１のドープされたポリシリコン層を堆積するステッ
    プは実質的に１０００から３０００Åの範囲にある厚さ
    の層を堆積するステップを含み，これによって前記第１
    のドープされたポリシリコン層の端は１０００から３０
    ００Åの範囲内の実質的な高さを持つフローティングと
    消去ゲート構造を形成する方法。
55. 【請求項５５】　　請求項５３記載の方法において、前
    記第１のドープされたポリシリコン層を堆積するステッ
    プは初めにドープされたシリコンの連続層を堆積するス
    テップと、それからエッチングによって，ある部分を除
    去することによって，前記実質的に垂直な端を残すステ
    ップをもつフローティングと消去ゲート構造を形成する
    方法。
56. 【請求項５６】　　請求項５３記載の方法において、前
    記第２のドープされたポリシリコン層を堆積するステッ
    プは実質的に摂氏６２０°から６７０°の範囲の温度内
    におけるその場で形成され，その場でドープさたもの以
    外の方法を含むフローティングと消去ゲート構造を形成
    する方法。
57. 【請求項５７】　　１つの半導体基板上に形成された電
    気的にプログラム可能で消去可能なメモリ装置であって
    、１つの消去ゲート，フローテイングゲート，制御ゲー
    トがそれぞれ順序にしたがってデポジットされた第１，
    第２，および第３の導電的にドープされたポリシリコン
    層に形成されるものであって、ここにおいて，１つの酸
    化層が前記消去およびフローティングゲート間に存在し
    ，その中の電子の導電性はフローティングゲートから消
    去ゲートに向かう方がその反対の方向よりも高くなって
    いる電気的にプログラム可能で消去可能なメモリ装置。
58. 【請求項５８】　　半導体基板上にメモリ装置を形成す
    る方法であって、前記１つの平面上にソースとドレイン
    領域を形成するステップと、前記基板の表面に与えられ
    た厚さの分離用の誘電体の層を堆積するステップと、前
    記分離用の誘電体を等方性エッチングに与えられたマス
    クの開口で前記ソースとドレイン間に位置させられたも
    のを介して等方性のエッチングによって除去するステッ
    プと，前記与えられたマスク開口を介して異方性エッチ
    ングを介して残された前記分離用誘電体層の残された部
    分をその後に除去することによって，前記分離用の誘電
    体層の中に１つの溝を形成し，前記分離用の誘電体は前
    記マスクの開口と実質的に同じ形状の表面を前記基板の
    表面を露出させるステップと、前記第２の誘電体層を前
    記溝の中に堆積させる工程と前記溝の横壁に沿って誘電
    体層スペーサを残すように前記第２の誘電体層を異方性
    のエッチングによって除去するスペーサと、少なくとも
    前記溝の中で前記横壁のスペーサに沿って１つの導電性
    の要素を形成してメモリセルをそこに形成するステップ
    と、を含む半導体基板上にメモリ装置を形成する方法。
59. 【請求項５９】　　請求項５８記載の方法において、前
    記等方性のエッチングは前記分離用の誘電体層の厚さの
    １／２，またはそれ以下を除去するステップを含み，そ
    れによって前記分離用の誘電体層の厚さの１／２または
    それ以上を前記異方性エッチングにより行わせるもので
    ある半導体基板上にメモリ装置を形成する方法。