JPS5854668A - 電気的消去型読出し専用メモリおよびその製造方法 - Google Patents
電気的消去型読出し専用メモリおよびその製造方法Info
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- JPS5854668A JPS5854668A JP56152912A JP15291281A JPS5854668A JP S5854668 A JPS5854668 A JP S5854668A JP 56152912 A JP56152912 A JP 56152912A JP 15291281 A JP15291281 A JP 15291281A JP S5854668 A JPS5854668 A JP S5854668A
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- layer
- forming
- tunneling
- erasing
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電気的消去型読出し専用メモリおよびその製造
方法に＠する。
方法に＠する。
電気的消去型続出し専用メモリ（ＥＡＲＯＭ 。
ｅｌ＠ｅｔｒｉｃａｌ ａｌｔｅｒａｂｌ＠ＲＯＭ）と
しては、８１、Ｎ４１１１とｓｉｏ、膜の境界にトンネ
ル効果を利用して電荷をたくわえるＭＮＯＳ （ｍ＠ｔ
ａｌ ！ｌ量ｔｒｉｄ＊ｏｘｌｄｅ ａｅｍｉａｏｎｄ
ｕｃｔｏｒ ）および今後の主流になるであろうＦＬＯ
ＴＯＸ （ｆｌｏａｔｉｎｇ ｇａｔ＠ｔｔＩｖｎ＠１
ｏｘ１ｄ・）の２種類が知られている。ＦＬＯＴＯＸは
、例えば１９８０年２月２８日号のＥｌ＠ｃｔｒ＠ｎ１
ｃｍ誌ｆ＄１１３頁ないし第１１７頁に紹介暑れている
ように１半導体基板とフローティングゲートの間のトン
ネリング酸化層を通して、トンネル効果を利用して、フ
ローテイングゲートに電荷をたくわえるものである。
しては、８１、Ｎ４１１１とｓｉｏ、膜の境界にトンネ
ル効果を利用して電荷をたくわえるＭＮＯＳ （ｍ＠ｔ
ａｌ ！ｌ量ｔｒｉｄ＊ｏｘｌｄｅ ａｅｍｉａｏｎｄ
ｕｃｔｏｒ ）および今後の主流になるであろうＦＬＯ
ＴＯＸ （ｆｌｏａｔｉｎｇ ｇａｔ＠ｔｔＩｖｎ＠１
ｏｘ１ｄ・）の２種類が知られている。ＦＬＯＴＯＸは
、例えば１９８０年２月２８日号のＥｌ＠ｃｔｒ＠ｎ１
ｃｍ誌ｆ＄１１３頁ないし第１１７頁に紹介暑れている
ように１半導体基板とフローティングゲートの間のトン
ネリング酸化層を通して、トンネル効果を利用して、フ
ローテイングゲートに電荷をたくわえるものである。
Ｅ記ＭＮＯ８は５１３Ｎ４膜の下のＳｉｎ、膜の厚さが
５０オングストロームと極めて薄く、また上記ｊ’ＬＯ
ＴＯＸにおいてもフローティングｆ−）の下のトンネリ
ング酸化層は１００オングストロームと極めて薄いので
、容易に絶縁破壊が生じるという問題があるＵまた、Ｆ
ＬＯＴＯＸ Ｋより１メモリ・セルを構成するためＫは
、後述するようにトランスファーゲート用のトランジス
タとＦＬＯＴＯＸ ）ランノスタの２個が必要であシ、
集積度向上の上で問題である。
５０オングストロームと極めて薄く、また上記ｊ’ＬＯ
ＴＯＸにおいてもフローティングｆ−）の下のトンネリ
ング酸化層は１００オングストロームと極めて薄いので
、容易に絶縁破壊が生じるという問題があるＵまた、Ｆ
ＬＯＴＯＸ Ｋより１メモリ・セルを構成するためＫは
、後述するようにトランスファーゲート用のトランジス
タとＦＬＯＴＯＸ ）ランノスタの２個が必要であシ、
集積度向上の上で問題である。
本発明の目的は、フローティングｒ−）とコントロール
ｒ−）からなるスタックドｒ−）の２層構造を有するＥ
ＡＲＯＭにおい゛て、その７０−チイングｙ−ト形成の
ためのエツチング時に７０−テインググートを覆う８１
０□がオーバハングするようにし、そのオーバハング部
の下でフローテイングゲートの端部に、トンネル現象を
生せしめ得る低耐圧のトンネリング絶縁層を介して消去
用ｆ−）を設けるという構想に基づき、絶縁破壊に強く
、かつ単一のトランジスタで１メモリセルの構成を可能
にして集積度が向上した新規なＫＡＲＯＭおよびその製
造方法を提供することＫｌる。
ｒ−）からなるスタックドｒ−）の２層構造を有するＥ
ＡＲＯＭにおい゛て、その７０−チイングｙ−ト形成の
ためのエツチング時に７０−テインググートを覆う８１
０□がオーバハングするようにし、そのオーバハング部
の下でフローテイングゲートの端部に、トンネル現象を
生せしめ得る低耐圧のトンネリング絶縁層を介して消去
用ｆ−）を設けるという構想に基づき、絶縁破壊に強く
、かつ単一のトランジスタで１メモリセルの構成を可能
にして集積度が向上した新規なＫＡＲＯＭおよびその製
造方法を提供することＫｌる。
以下、本発明の実施例を従来のＦＬＯＴＯＸと対比して
図面に基づいて説明する。
図面に基づいて説明する。
第１図は従来のＦＬＯＴＯＸを用いた１メモリセルを示
す等価回路図である。第１図に示されように、ＦＬＯＴ
ＯＸ Ｋよる１メモリセルは、トランスファーゲート用
トランジスタＴＩとＦＬＯＴＯＸ ）ランジスタテ曹を
直列接続して構成されておシ、トランジスタＴＩのｒ−
）は行選択線ＲＫ接続されており、トランジスタＴ１の
ドレインは列選択線ＣＫ接続されておシ、ＦＬＯＴＯＸ
） ５ ｙ シｘ ｆｉＴ、のコントロールダート１
は消去用のゾログラＡ１１ＰＬＫ接続されてお夛、トラ
ンジスタＴ、のソースは接地されている。第１図ａを用
いて、このメモリセルにたくわえられているデータを消
去する場合を簡単に説明すると、行選択線８およびプロ
グラム線ＰＬＫ例えば２０Ｖの電圧ｖ１を印加し、列選
択ＩＩＣをＯＶＫすると、ＦＬＯＴＯＸ ） ｊンジス
タのドレイン端にある電子は、トンネル現象を起し得る
約１００オングストロームの薄い酸化膜２を、トンネル
効果によシ通過してフローティングゲート３に到達し、
そこに蓄積場れる。この結果、トランジスタＴＩのしき
い値電圧は高くなり、欣出し時に５ｖの電圧を行選択線
Ｒ１列選択ＩＭ１．Ｃおよび！ロダラム線ＰＬに印加し
ても、トランジスタＴ２は力、トオフとなっており、従
ってトランジスタＴｌ−Ｔ！を電流が流れない。こうし
て、メモリセルのデータが消去される。消去が行われた
メモリセルのデータを１０”として、次に第１図すを用
いて、メモリセルにデータ＠１”の書込みを行う場合を
簡単に説明すると、フローティングゲート３に蓄積され
ている電荷をドレインに流出させてトランジスタＴ意の
しきい値電圧を低くする。このためには、プログラム線
ＰＬをＯｖとし、行選択線Ｒに約２０Ｖの電圧ｖ１１列
選択線Ｃに約１８Ｖの電圧ｖ１を印加すればよい。
す等価回路図である。第１図に示されように、ＦＬＯＴ
ＯＸ Ｋよる１メモリセルは、トランスファーゲート用
トランジスタＴＩとＦＬＯＴＯＸ ）ランジスタテ曹を
直列接続して構成されておシ、トランジスタＴＩのｒ−
）は行選択線ＲＫ接続されており、トランジスタＴ１の
ドレインは列選択線ＣＫ接続されておシ、ＦＬＯＴＯＸ
） ５ ｙ シｘ ｆｉＴ、のコントロールダート１
は消去用のゾログラＡ１１ＰＬＫ接続されてお夛、トラ
ンジスタＴ、のソースは接地されている。第１図ａを用
いて、このメモリセルにたくわえられているデータを消
去する場合を簡単に説明すると、行選択線８およびプロ
グラム線ＰＬＫ例えば２０Ｖの電圧ｖ１を印加し、列選
択ＩＩＣをＯＶＫすると、ＦＬＯＴＯＸ ） ｊンジス
タのドレイン端にある電子は、トンネル現象を起し得る
約１００オングストロームの薄い酸化膜２を、トンネル
効果によシ通過してフローティングゲート３に到達し、
そこに蓄積場れる。この結果、トランジスタＴＩのしき
い値電圧は高くなり、欣出し時に５ｖの電圧を行選択線
Ｒ１列選択ＩＭ１．Ｃおよび！ロダラム線ＰＬに印加し
ても、トランジスタＴ２は力、トオフとなっており、従
ってトランジスタＴｌ−Ｔ！を電流が流れない。こうし
て、メモリセルのデータが消去される。消去が行われた
メモリセルのデータを１０”として、次に第１図すを用
いて、メモリセルにデータ＠１”の書込みを行う場合を
簡単に説明すると、フローティングゲート３に蓄積され
ている電荷をドレインに流出させてトランジスタＴ意の
しきい値電圧を低くする。このためには、プログラム線
ＰＬをＯｖとし、行選択線Ｒに約２０Ｖの電圧ｖ１１列
選択線Ｃに約１８Ｖの電圧ｖ１を印加すればよい。
タリ選択線Ｃに１８Ｖを印加した場合はフローティング
ゲート３の電子がドレインｆｌ［Ｋ流出して、トランジ
スタＴ、のしきい値電圧は低（なシ、この状態で前述と
同様に読出しを行うと、トランジスタＴｍ５Ｔ愈共に導
通するので１１＃が読出される。
ゲート３の電子がドレインｆｌ［Ｋ流出して、トランジ
スタＴ、のしきい値電圧は低（なシ、この状態で前述と
同様に読出しを行うと、トランジスタＴｍ５Ｔ愈共に導
通するので１１＃が読出される。
このように１第１図に示し九従来のＦＬＯＴＯＸ Ｋよ
るメモリセルにおいては、トンネル現象を利用してデー
タを電気的に消去できるが、消去に際して１つの行当た
シに行選択線Ｒと！ログラム線ＰＬの２本の線を選択し
なければならず、１メモリセルを２個のトランジスタで
構成しなければなら表いので、メモリの集積度向上の見
地からは必ずしも好ましいものとはいえない。また、第
１図１に示し九トンネリング酸化層２は１００オングス
トロームと極めて薄＜、２０Ｖの高圧で容易に絶縁破壊
を起す可能性があるという問題もある。。
るメモリセルにおいては、トンネル現象を利用してデー
タを電気的に消去できるが、消去に際して１つの行当た
シに行選択線Ｒと！ログラム線ＰＬの２本の線を選択し
なければならず、１メモリセルを２個のトランジスタで
構成しなければなら表いので、メモリの集積度向上の見
地からは必ずしも好ましいものとはいえない。また、第
１図１に示し九トンネリング酸化層２は１００オングス
トロームと極めて薄＜、２０Ｖの高圧で容易に絶縁破壊
を起す可能性があるという問題もある。。
本発明は上記従来技術における問題にかんがみてなされ
たものであり、次に第２図以下に基づいて本発明の詳細
な説明する。
たものであり、次に第２図以下に基づいて本発明の詳細
な説明する。
第２図は本発明の一実施例によるＥＡＲＯＭの１個のメ
モリセルの構造を示す断面図である。第２図において、
Ｐ型半導体基板２００表面２１の下に１ｎ型ソース領域
２２およびｎ型ドレイン領域２３が互いに離れて形成て
れている３、ソース領域２２とドレイン領域２３の間の
表面２１の上に、第１の絶縁層２４を介してフローティ
ングｒ−） ２５が形成場れている。第１の絶縁層２４
は厚さが５００ないし７００オングストロームの５ｉｎ
２［％で形成されている１、フローティングｆ−）２５
は４リシリコン鳩で形成されている。フローティングｒ
−）２５の上に第２の絶縁層２６を介してコントロール
ｅ−）２７が形成されている。第２の絶縁層２６は厚さ
が約１μｍの５ｔＯ２膜で形成てれており、コントロー
ルゲート２７Ｆ１＄＋）シリコン層で形成されている。
モリセルの構造を示す断面図である。第２図において、
Ｐ型半導体基板２００表面２１の下に１ｎ型ソース領域
２２およびｎ型ドレイン領域２３が互いに離れて形成て
れている３、ソース領域２２とドレイン領域２３の間の
表面２１の上に、第１の絶縁層２４を介してフローティ
ングｒ−） ２５が形成場れている。第１の絶縁層２４
は厚さが５００ないし７００オングストロームの５ｉｎ
２［％で形成されている１、フローティングｆ−）２５
は４リシリコン鳩で形成されている。フローティングｒ
−）２５の上に第２の絶縁層２６を介してコントロール
ｅ−）２７が形成されている。第２の絶縁層２６は厚さ
が約１μｍの５ｔＯ２膜で形成てれており、コントロー
ルゲート２７Ｆ１＄＋）シリコン層で形成されている。
７０−チイングｆ−）２５およびコントロールダート２
７をもつスタックドｒ−）の２層構造を有するＲＯＭの
セルとして社、紫外Ｓまたはｘ＠で消去するＥＰＲＯＭ
（＠ ｒａｓａｂｌ＠ＰＲＯＭ ）等が知られてい１本
発明においては、゛上記ＥＰＲＯＭ４Ｃ類似した構造の
中の７０−チイング？−）２５の両１１１１に、 ）
ンネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層
２８および２９を後述する方法で御成し、とのトンネリ
ング絶縁層２８および２９を介して、フローティングｒ
−）２５０両１１に消去用ｒ−）３０．３１を設けた。
７をもつスタックドｒ−）の２層構造を有するＲＯＭの
セルとして社、紫外Ｓまたはｘ＠で消去するＥＰＲＯＭ
（＠ ｒａｓａｂｌ＠ＰＲＯＭ ）等が知られてい１本
発明においては、゛上記ＥＰＲＯＭ４Ｃ類似した構造の
中の７０−チイング？−）２５の両１１１１に、 ）
ンネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層
２８および２９を後述する方法で御成し、とのトンネリ
ング絶縁層２８および２９を介して、フローティングｒ
−）２５０両１１に消去用ｒ−）３０．３１を設けた。
トンネリング絶縁層２８および２９は厚畜約１００オン
グストロームの薄い８１０２膜であり、消去用グー）３
０．３１はコントロールゲート２７を形成する際に用い
られたＩリシリコン層を利用して形成されている。なお
、図において３１は分離領域、３２はＰＳＧからなるガ
ラス層、３３は電極用アル建ニウム配線層、３４はチャ
ネル領域、３５はチャネル領域のピンチオフ点で６２）
。
グストロームの薄い８１０２膜であり、消去用グー）３
０．３１はコントロールゲート２７を形成する際に用い
られたＩリシリコン層を利用して形成されている。なお
、図において３１は分離領域、３２はＰＳＧからなるガ
ラス層、３３は電極用アル建ニウム配線層、３４はチャ
ネル領域、３５はチャネル領域のピンチオフ点で６２）
。
第３図は第２図に示したメモリセルを集積化したＥＡＲ
ＯＭＯ［略的な平面図である。第３図においては、１列
内に集積化された２つのメモリセルＣＬ＊ 、ＣＬｍ
と、メモリセルＣＬａの一部が示されており、図面の簡
単化の九めに１これらのセルの７０−ティングダート２
５、コントロールダート２７、トンネリング絶縁層２８
．２９、および消去用グー）３０．３１の平面構造のみ
が示されている。従って、ガラス層３２、アルンニウム
配線層３３等は省略されてい谷。第３図かられがるよう
に、消去用ｒ−ト３０と３１は一層の一すシリコン層３
６によって電気的に接続されている。。
ＯＭＯ［略的な平面図である。第３図においては、１列
内に集積化された２つのメモリセルＣＬ＊ 、ＣＬｍ
と、メモリセルＣＬａの一部が示されており、図面の簡
単化の九めに１これらのセルの７０−ティングダート２
５、コントロールダート２７、トンネリング絶縁層２８
．２９、および消去用グー）３０．３１の平面構造のみ
が示されている。従って、ガラス層３２、アルンニウム
配線層３３等は省略されてい谷。第３図かられがるよう
に、消去用ｒ−ト３０と３１は一層の一すシリコン層３
６によって電気的に接続されている。。
第２図および第３図に示し九ＥＡＲＯＭの１メモリセル
の等価回路を第４図に示す。第４図に基づいて、書込み
、読出し、および消去の動作を説明する メモリ・セル・プレイに情報を書込む前に、すべてのセ
ルのデータを消去しなければならないが、この消去を行
う場合、コントロールダート２７に接続された行選択線
Ｒおよびドレイン領域２３に接続された列選択線Ｃを共
に接地し、消去用ゲート３０．３１に接続された！ログ
ラム線ＰＬに１５Ｖないし２０Ｖ程度の電圧を印加する
９、このイ圧印加によシ、フローティングｆ−）２５に
蓄積されていた電子は、トンネリング絶縁層２９をトン
ネル効果により貫通して消去用電極３１に流出し、７０
−チイングｆ−）２５に電子が存在しなぐなる。この状
態を、メモリセルがデータ＠０”を蓄積していると定義
する。この消去動作はメモリ・セル・アレイ全体に対し
て同時に行うこともできるし、行単位に行うことも可能
である。
の等価回路を第４図に示す。第４図に基づいて、書込み
、読出し、および消去の動作を説明する メモリ・セル・プレイに情報を書込む前に、すべてのセ
ルのデータを消去しなければならないが、この消去を行
う場合、コントロールダート２７に接続された行選択線
Ｒおよびドレイン領域２３に接続された列選択線Ｃを共
に接地し、消去用ゲート３０．３１に接続された！ログ
ラム線ＰＬに１５Ｖないし２０Ｖ程度の電圧を印加する
９、このイ圧印加によシ、フローティングｆ−）２５に
蓄積されていた電子は、トンネリング絶縁層２９をトン
ネル効果により貫通して消去用電極３１に流出し、７０
−チイングｆ−）２５に電子が存在しなぐなる。この状
態を、メモリセルがデータ＠０”を蓄積していると定義
する。この消去動作はメモリ・セル・アレイ全体に対し
て同時に行うこともできるし、行単位に行うことも可能
である。
メモリセル〈データ＠ｌ＃を書込む場合は、従来のｌＰ
ＲＯＭの場合と同様でありそのセルＩＫｔＩ！！続され
てｂる行選択線Ｒと列選択線ＣＫそれぞれ、１５Ｖな匹
し２０Ｖの電圧を印加し、消去用ｆ−）３０．３１を接
地すればよｈｏ ドレイン領域２３にこのような高電圧
を印加すると、ドレイン領域２３とチャネル領域３４の
ピンチオフ点３５（第２図参照）との間が強電界となっ
て、この間で発生する電子がコントロールｒ−）２７に
印加され九電圧による電界の影響を受けて７０−チイン
グｒ−）に注入され、かくしてデータ＠１１が書込まれ
る。
ＲＯＭの場合と同様でありそのセルＩＫｔＩ！！続され
てｂる行選択線Ｒと列選択線ＣＫそれぞれ、１５Ｖな匹
し２０Ｖの電圧を印加し、消去用ｆ−）３０．３１を接
地すればよｈｏ ドレイン領域２３にこのような高電圧
を印加すると、ドレイン領域２３とチャネル領域３４の
ピンチオフ点３５（第２図参照）との間が強電界となっ
て、この間で発生する電子がコントロールｒ−）２７に
印加され九電圧による電界の影響を受けて７０−チイン
グｒ−）に注入され、かくしてデータ＠１１が書込まれ
る。
メモリセルからデータを読出す場合は、行選択線Ｒおよ
び列選択線Ｃに共に５ｖの電圧を印加し、消去用グー）
３０．３１を輸地すればよい。メモリセルＫｒ−タ″″
１”が蓄積されている場合は、７０、−ティングｒ−）
２５に電子が存在するためセルのしきい値電圧は高くな
っており、従って読出し動作中はこのセルはカットオフ
になっている。
び列選択線Ｃに共に５ｖの電圧を印加し、消去用グー）
３０．３１を輸地すればよい。メモリセルＫｒ−タ″″
１”が蓄積されている場合は、７０、−ティングｒ−）
２５に電子が存在するためセルのしきい値電圧は高くな
っており、従って読出し動作中はこのセルはカットオフ
になっている。
逆に１ メモリセルにデータ１ｏ＃が蓄積されている場
合は、しきい値電圧が低く、読出し動作により導通状態
になる。
合は、しきい値電圧が低く、読出し動作により導通状態
になる。
次に、本発明の実施例によるＥＡＲＯＭの製造方法を第
５図１ないしｄに基づいて説明する。
５図１ないしｄに基づいて説明する。
第５図ａに示されるように、まず、１つのトランジスタ
の領域の周囲に、隣接する素子との電気的絶縁を確保す
るための分離領域３１が形成されているＰ形半導体基板
２ｏの表面２１の上に厚さ５００ないし７００オングス
トロームの第１の絶縁層２４を形成する。次に第１の絶
縁層２４の上に第１のポリシリコン層２５′を形成し、
その上に第２の絶縁層２６′を厚さ約１μｍに形成する
。
の領域の周囲に、隣接する素子との電気的絶縁を確保す
るための分離領域３１が形成されているＰ形半導体基板
２ｏの表面２１の上に厚さ５００ないし７００オングス
トロームの第１の絶縁層２４を形成する。次に第１の絶
縁層２４の上に第１のポリシリコン層２５′を形成し、
その上に第２の絶縁層２６′を厚さ約１μｍに形成する
。
第５図すに示されるように、第２の絶縁層２６′および
その下の第１のポリシリコン層２５′を等方性のウェッ
トエツチング等によＦ）ノ＋ターニングしで、絶縁層２
６およびフローティングｆ −） ２５を形成する、こ
のとき、絶縁層２６′とポリシリコン層２５′との工、
チングレートの違いから、絶縁層２６の表面積が７０−
チイングｒ−）２５０表面積よシ大きくなる。この後、
全面に約１ｏｏオングストローム根度の薄い酸化膜を形
成してフローティングｆ−）２５０両側露出部に、トン
ネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層２
８．２９を形成する。
その下の第１のポリシリコン層２５′を等方性のウェッ
トエツチング等によＦ）ノ＋ターニングしで、絶縁層２
６およびフローティングｆ −） ２５を形成する、こ
のとき、絶縁層２６′とポリシリコン層２５′との工、
チングレートの違いから、絶縁層２６の表面積が７０−
チイングｒ−）２５０表面積よシ大きくなる。この後、
全面に約１ｏｏオングストローム根度の薄い酸化膜を形
成してフローティングｆ−）２５０両側露出部に、トン
ネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層２
８．２９を形成する。
次に、第５図Ｃに示されるように、第２のポリシリコン
層２７′を全面に形成する１、このとき、フローティ：
／り９’ −ト２５に対してオーパハンクシている第２
の絶縁層２６の下部にも第２のポリシリコン層２７′が
形成される。
層２７′を全面に形成する１、このとき、フローティ：
／り９’ −ト２５に対してオーパハンクシている第２
の絶縁層２６の下部にも第２のポリシリコン層２７′が
形成される。
次いで、第５図ｄに示されるように、直進性のよい異方
性ドライエ、チング等によりて、第２のＩリシリコン層
２７′をノ９ターニングして、コントロールｒ−）２７
を残す７．このとき、第２の絶縁層２６０オ一バハング
部の下部の４リシリプン層が残り、これが消去用ｆ−）
３０および３１となる。
性ドライエ、チング等によりて、第２のＩリシリコン層
２７′をノ９ターニングして、コントロールｒ−）２７
を残す７．このとき、第２の絶縁層２６０オ一バハング
部の下部の４リシリプン層が残り、これが消去用ｆ−）
３０および３１となる。
最後に全面を酸化膜で覆い、ガラス層３２をその上に形
成し、コンタクト窓をあけてアル電ニウム配線を施せば
第２図に示した構造のＥＡＲＯＭが得られる。
成し、コンタクト窓をあけてアル電ニウム配線を施せば
第２図に示した構造のＥＡＲＯＭが得られる。
本発明によるＥＡＲＯＭのメモリセルは単一のトランジ
スタで構成されるため、従来のＦＬＯＴＯＸと比較して
集ｔ＊ｉは向上する。また、トンネル現象゛ 酸化層は
消去用ｆ−１と７０−ティングダートの間にあるのでＦ
ＬＯＴＯＸの場合と比べて強電界の影響が少なく、従っ
て絶縁破壊に強い。さらに、本発明によるＥＡＲＯＭは
、従来の紫外線消去型ＥＦＲＯＭの製造工程を利用して
比較的簡単に製造できる。
スタで構成されるため、従来のＦＬＯＴＯＸと比較して
集ｔ＊ｉは向上する。また、トンネル現象゛ 酸化層は
消去用ｆ−１と７０−ティングダートの間にあるのでＦ
ＬＯＴＯＸの場合と比べて強電界の影響が少なく、従っ
て絶縁破壊に強い。さらに、本発明によるＥＡＲＯＭは
、従来の紫外線消去型ＥＦＲＯＭの製造工程を利用して
比較的簡単に製造できる。
′Ｌお、本発明は前述の実施例に限定されるものではな
く、様々の変形が考えられる。例えば絶縁層として５ｉ
ｎ２膜を用いたが、他の材料を用いてもよい、２また、
ｎ型半導体基板を用いたが、ｐ型半導体基板でもよい。
く、様々の変形が考えられる。例えば絶縁層として５ｉ
ｎ２膜を用いたが、他の材料を用いてもよい、２また、
ｎ型半導体基板を用いたが、ｐ型半導体基板でもよい。
第１図は従来のＦＬＯＴＯＸを用いた１メモリセルを等
幽回路図、第２図は本発明の一実施例によるＥＡＲＯＩ
ＩＩＩの１′個のメモリセルの構造を示す断面図、第３
図社第２図に示したメモリセルを集積化したＥＡＲＯＭ
の概略釣力平面図、第４図は第２図に示し九ＥＡＲＯＭ
の１メモリセルの等価回路図、第５図ａ〜ｄは本発明の
一実施例によるＥＡＲＯＭの製造工程を示す断面図であ
る。 ２０・・・ｐ型半導体基板、２１・・・ｐ型半導体基板
の表面、２２．２３・・・ソース領域およびドレイン領
域、２４・・・第１の絶縁層、２５・・・７０−チイン
グｆ−ト、２６・・・第２の絶縁層、２７・・・コント
ロールｆ−）、２８．２９・・・トンネリング絶縁層、
３０．３１・・・消去用ダート、３２・・・ガラス層、
３３・・・アルミニウム配線層、３４・・・チャネル領
域、３５・・・ピンチオフ点。 特許出願人 富士通株式会社 檜許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 ｂ 第２図
幽回路図、第２図は本発明の一実施例によるＥＡＲＯＩ
ＩＩＩの１′個のメモリセルの構造を示す断面図、第３
図社第２図に示したメモリセルを集積化したＥＡＲＯＭ
の概略釣力平面図、第４図は第２図に示し九ＥＡＲＯＭ
の１メモリセルの等価回路図、第５図ａ〜ｄは本発明の
一実施例によるＥＡＲＯＭの製造工程を示す断面図であ
る。 ２０・・・ｐ型半導体基板、２１・・・ｐ型半導体基板
の表面、２２．２３・・・ソース領域およびドレイン領
域、２４・・・第１の絶縁層、２５・・・７０−チイン
グｆ−ト、２６・・・第２の絶縁層、２７・・・コント
ロールｆ−）、２８．２９・・・トンネリング絶縁層、
３０．３１・・・消去用ダート、３２・・・ガラス層、
３３・・・アルミニウム配線層、３４・・・チャネル領
域、３５・・・ピンチオフ点。 特許出願人 富士通株式会社 檜許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 ｂ 第２図
Claims (1)
- 【特許請求の範囲】 １、−導電型半導体基板の表面下に互いに離れて形成さ
れておシ、蚊−導電型と反対導電型のソース領域および
ドレイン領域、 該ソース領域と該ドレイン領域との間の該半導体基板の
表面上に、第１の絶縁層を介して形成され九フ關−ティ
ングｒ−）、および 皺７四−ティンググート上に第２の絶縁層を介して形成
さ、れたコントロールｆ−）を具備する消去可能型読出
し専用メモリにおいて、 骸半導体基板上に該第１の絶縁層を介して、かつ、該７
０−テイングｆ−トの両側にトンネル衰象を生ぜしめ得
るトンネリング絶縁層を介して形成された消去用ｆ−）
を設け、該消去用ゲートに電圧を印加することによ）、
皺フローティンダｒ−トに蓄積されている電荷を該トン
ネリング絶縁層を介して該消去用ｆ−）に流出せしめる
よう圧した電気的消去型読出し専用メモリ。 ２、−導電型半導体基板上に第１の絶縁層を形成する段
階、 該第１の絶縁層上に第１の４リシリコン層を形成する段
階、 該第１のポリシリコン層上に第２の絶縁層を形成する段
階、 該第２の絶縁層および該第１（Ｄ４リシリコン層を等方
性工、テング液によシエッチングして、該第１のポリシ
リコン層から７０−一ティングｆ−）金形成し、エツチ
ングてれた第２の絶縁層の表面積を該フローティング？
−）の表面積より大となす段階、 該フローティングｒ−）の両ａｍ出部にトンネル現象を
生ぜしめ得るトンネリング絶縁層を形成する段階、およ
び 該エツチングされ九第２の絶縁層の上にコントロールｙ
−トを形成すると共に、該エツチングされたＩＩ２の絶
縁層の下で、かつ、皺フローティンググートの両側Ｋｍ
）ンネリング絶縁層を介して消去用ｆ−）を形成する段
階を具備したことを特徴とする電気的消去型読出し専用
メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854668A true JPS5854668A (ja) | 1983-03-31 |
| JPS6341240B2 JPS6341240B2 (ja) | 1988-08-16 |
Family
ID=15550853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152912A Granted JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854668A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094775A (ja) * | 1983-10-27 | 1985-05-27 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
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| US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
-
1981
- 1981-09-29 JP JP56152912A patent/JPS5854668A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341240B2 (ja) | 1988-08-16 |
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