JPH0434182B2 - - Google Patents
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- Publication number
- JPH0434182B2 JPH0434182B2 JP62020175A JP2017587A JPH0434182B2 JP H0434182 B2 JPH0434182 B2 JP H0434182B2 JP 62020175 A JP62020175 A JP 62020175A JP 2017587 A JP2017587 A JP 2017587A JP H0434182 B2 JPH0434182 B2 JP H0434182B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- data
- bit
- bus
- trace
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、インサーキツト・エミユレータにお
いて１チツプマイクロセツサの入出力ポート（以
下Ｉ／Ｏポートという）をトレースする方法に関
する。
いて１チツプマイクロセツサの入出力ポート（以
下Ｉ／Ｏポートという）をトレースする方法に関
する。
［従来の技術］
従来より数多くのマイクロプロセツサが開発さ
れ、その開発支援装置として、各マイクロプロセ
ツサに適合するインサーキツト・エミユレータが
製品化されている。最近のマイクロプロセツサの
傾向として、中央処理（以下CPUと略す）機能
のみならず周辺Ｉ／Ｏ機能をもチツプの中に組み
込んだ形の１チツプマイクロプロセツサが盛んに
開発されている。
れ、その開発支援装置として、各マイクロプロセ
ツサに適合するインサーキツト・エミユレータが
製品化されている。最近のマイクロプロセツサの
傾向として、中央処理（以下CPUと略す）機能
のみならず周辺Ｉ／Ｏ機能をもチツプの中に組み
込んだ形の１チツプマイクロプロセツサが盛んに
開発されている。
［発明が解決しようとする問題点］
しかしながら、従来のものでは以下のような問
題点があつた。
題点があつた。
４ビツトあるいは８ビツトの１チツプマイクロ
プロセツサには通常複数の汎用パラレルＩ／Ｏポ
ートが具備されているが、従来のインサーキツ
ト・エミユレータではバスのトレース機能を主体
とするため、特にＩ／Ｏポートの状態を含めてト
レースするものはほとんど無いのが現状である。
プロセツサには通常複数の汎用パラレルＩ／Ｏポ
ートが具備されているが、従来のインサーキツ
ト・エミユレータではバスのトレース機能を主体
とするため、特にＩ／Ｏポートの状態を含めてト
レースするものはほとんど無いのが現状である。
また、一部のボート・インサーキツト・エミユ
レータでは、Ｉ／Ｏポートトレースを実現してい
るけれども複数のポートから１ポートを指定して
トレースするものであつて、着目するポートが複
数のポートに渡る場合には実用性がない。
レータでは、Ｉ／Ｏポートトレースを実現してい
るけれども複数のポートから１ポートを指定して
トレースするものであつて、着目するポートが複
数のポートに渡る場合には実用性がない。
更にまた、外部ロジツクトレース用のプローブ
を接続しているインサーキツト・エミユレータも
あるが、トレースするポートへのプローブ接続や
トレースポート変更の際の取り外しには非常に手
間がかかるという難点がある。
を接続しているインサーキツト・エミユレータも
あるが、トレースするポートへのプローブ接続や
トレースポート変更の際の取り外しには非常に手
間がかかるという難点がある。
なお、本来は総べてのポートデータを同時にト
レースすることが望ましいが、そのためには全ポ
ートのビツト数分のトレースメモリのビツト幅拡
張が必要となる。したがつて、このような全ポー
トデータ同時トレースは、メモリの効率的な利用
の観点に立てば実現性に乏しいものと言わざるを
得ない。
レースすることが望ましいが、そのためには全ポ
ートのビツト数分のトレースメモリのビツト幅拡
張が必要となる。したがつて、このような全ポー
トデータ同時トレースは、メモリの効率的な利用
の観点に立てば実現性に乏しいものと言わざるを
得ない。
本発明は、このような問題点を解消するもの
で、使用者が着目しているＩ／Ｏポートを一定の
設定数内で任意に指定しておくことにより、最小
限のトレースメモリビツト幅拡張で各バスサイク
ルごとの指定Ｉ／Ｏポートの状態を他のバストレ
ース表示と同時にトレース表示することができる
Ｉ／Ｏポートトレース方法を提供することにあ
る。
で、使用者が着目しているＩ／Ｏポートを一定の
設定数内で任意に指定しておくことにより、最小
限のトレースメモリビツト幅拡張で各バスサイク
ルごとの指定Ｉ／Ｏポートの状態を他のバストレ
ース表示と同時にトレース表示することができる
Ｉ／Ｏポートトレース方法を提供することにあ
る。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、
インサーキツト・エミユレータ内に搭載されるマ
イクロプロセツサの各Ｉ／Ｏポートからターゲツ
トシステムへ接続されるバスライン上のデータを
個別に複数個のデータラツチにラツチし、 Ｉ／Ｏポートビツトを選択するコードが格納さ
れたRAMを前記ラツチ後に一定周期でスキャン
して前記Ｉ／Ｏポートビツト選択コードを読み出
し、このコードに基づき前記ラツチされているポ
ートデータから１ビツトずつ取り出してシフトレ
ジスタに取り込み、 次のバスサイクルまでに複数ビツト分のポート
データを抽出する。
インサーキツト・エミユレータ内に搭載されるマ
イクロプロセツサの各Ｉ／Ｏポートからターゲツ
トシステムへ接続されるバスライン上のデータを
個別に複数個のデータラツチにラツチし、 Ｉ／Ｏポートビツトを選択するコードが格納さ
れたRAMを前記ラツチ後に一定周期でスキャン
して前記Ｉ／Ｏポートビツト選択コードを読み出
し、このコードに基づき前記ラツチされているポ
ートデータから１ビツトずつ取り出してシフトレ
ジスタに取り込み、 次のバスサイクルまでに複数ビツト分のポート
データを抽出する。
［作用］
各バスサイクルでバストレースデータをサンプ
リングするタイミングに同期して全Ｉ／Ｏポート
データを一旦ラツチする。ここで最大ｍビツトの
ポートデータだけを抽出してトレースするとき、
Ｉ／Ｏポートビツトを選択するコードを収納する
容量ｍのメモリを用意しておき、ラツチ後に一定
周期でこのメモリのアドレスを自動スキヤンす
る。メモリより出力されるコードデータによつて
各周期でラツチされているポートデータから任意
の１ビツトを取り出す。
リングするタイミングに同期して全Ｉ／Ｏポート
データを一旦ラツチする。ここで最大ｍビツトの
ポートデータだけを抽出してトレースするとき、
Ｉ／Ｏポートビツトを選択するコードを収納する
容量ｍのメモリを用意しておき、ラツチ後に一定
周期でこのメモリのアドレスを自動スキヤンす
る。メモリより出力されるコードデータによつて
各周期でラツチされているポートデータから任意
の１ビツトを取り出す。
そして次のバスサイクルのトレースサンプリン
グタイムまでにｍビツト分のポートデータを抽出
することにより、指定された任意のＩ／Ｏポート
データを１バスサイクル遅れた形でトレースする
ことができる。
グタイムまでにｍビツト分のポートデータを抽出
することにより、指定された任意のＩ／Ｏポート
データを１バスサイクル遅れた形でトレースする
ことができる。
［実施例］
以下図面を参照して本発明を詳細に説明する。
第１図は本発明に係るＩ／Ｏポートトレース方
法を実現するための装置の一実施例を示す要部構
成図である。図において、１はインサーキツト・
エミユレータでの解析対象である１チツプのター
ゲツト・マイクロプロセツサである。ここでは、
４組の８ビツト汎用Ｉ／Ｏポート（Pa，Pb，
Pc，Pd）が内蔵されているマイクロプロセツサ
を例にとつて示してある。各Ｉ／Ｏポートは、そ
れぞれ８ビツト構成のＩ／ＯポートバスＢ１ない
しＢ４に接続された双方向性のバツフア２ａ，２
ｂ，２ｃ，２ｄを経由して図示しないターゲツ
ト・システムに接続される。
法を実現するための装置の一実施例を示す要部構
成図である。図において、１はインサーキツト・
エミユレータでの解析対象である１チツプのター
ゲツト・マイクロプロセツサである。ここでは、
４組の８ビツト汎用Ｉ／Ｏポート（Pa，Pb，
Pc，Pd）が内蔵されているマイクロプロセツサ
を例にとつて示してある。各Ｉ／Ｏポートは、そ
れぞれ８ビツト構成のＩ／ＯポートバスＢ１ない
しＢ４に接続された双方向性のバツフア２ａ，２
ｂ，２ｃ，２ｄを経由して図示しないターゲツ
ト・システムに接続される。
３ａ，３ｂ，３ｃ，３ｄはそれぞれデータラツ
チで、前記Ｉ／ＯポートバスBaないしBdにそれ
ぞれ個別に接続され、各バスサイクルのトレース
サンプリング信号BUSCLKにてその時点の全ポ
ートデータをラツチするものである。
チで、前記Ｉ／ＯポートバスBaないしBdにそれ
ぞれ個別に接続され、各バスサイクルのトレース
サンプリング信号BUSCLKにてその時点の全ポ
ートデータをラツチするものである。
バスロツクBUSCLKは、マイクロプロセツサ
１から出力されるリード信号（RD）またはライ
ト信号（WR）の発生に関連した信号で、ゲート
４において生成される。
１から出力されるリード信号（RD）またはライ
ト信号（WR）の発生に関連した信号で、ゲート
４において生成される。
５は４ビツトのカウンタで、バスクロツク
BUSCLKで超動され、一定周期Tcのスキヤンク
ロツクSCANCLKを計数する。スキヤンクロツ
クはシステム側から供給される。
BUSCLKで超動され、一定周期Tcのスキヤンク
ロツクSCANCLKを計数する。スキヤンクロツ
クはシステム側から供給される。
カウンタ出力のLSB（最下位ビツト）はシフト
レジスタ９のクロツク入力に接続され、上位３ビ
ツトはレジスタフアイル６の読み出し時のアドレ
スとして使用される。
レジスタ９のクロツク入力に接続され、上位３ビ
ツトはレジスタフアイル６の読み出し時のアドレ
スとして使用される。
レジスタフアイル６は、RAM（ランダム・ア
クセス・メモリ）を使用した８ビツトｘ８構成の
メモリであり、ポートを選択する５ビツトコード
をシステム側バスより任意に８ポート分プログラ
ムしておくことができるものである。このRAM
６に対するライト信号WR、書き込みアドレス
WR―ADRSおよび書き込みデータWR―DATA
は、共にシステム側から与えられる。RAMより
読み出されたデータのうち上位２ビツトD3，D4
はデコーダ７に送られ、デコータ７はこれをデコ
ーダして４つのデータラツチ３ａ，３ｂ，３ｃ，
３ｄに対し、その出力をイネーブルとする信号、
換言すればラツチ出力選択信号、を生成する。
クセス・メモリ）を使用した８ビツトｘ８構成の
メモリであり、ポートを選択する５ビツトコード
をシステム側バスより任意に８ポート分プログラ
ムしておくことができるものである。このRAM
６に対するライト信号WR、書き込みアドレス
WR―ADRSおよび書き込みデータWR―DATA
は、共にシステム側から与えられる。RAMより
読み出されたデータのうち上位２ビツトD3，D4
はデコーダ７に送られ、デコータ７はこれをデコ
ーダして４つのデータラツチ３ａ，３ｂ，３ｃ，
３ｄに対し、その出力をイネーブルとする信号、
換言すればラツチ出力選択信号、を生成する。
データセレクタ８は、RAMから与えられる出
力データの下位３ビツトD0，D1，D2に基づい
て、データラツチから出力された８ビツトのデー
タのうちから指定ビツトだけを抽出してシフトレ
ジスタ９に送るものである。
力データの下位３ビツトD0，D1，D2に基づい
て、データラツチから出力された８ビツトのデー
タのうちから指定ビツトだけを抽出してシフトレ
ジスタ９に送るものである。
シフトレジスタ９は、データセレクタ８から入
力されるシリアルデータをカウンタ５より与えら
れるシフトクロツクSFTCLKにより取り込み、
取り込んだ８ビツトパラレル出力はシステム側へ
送出される。
力されるシリアルデータをカウンタ５より与えら
れるシフトクロツクSFTCLKにより取り込み、
取り込んだ８ビツトパラレル出力はシステム側へ
送出される。
システム側では、他のバス情報と共にこの８ビ
ツトデータをサンプリングしてトレースメモリに
取り込むことができるようになつている。
ツトデータをサンプリングしてトレースメモリに
取り込むことができるようになつている。
このような構成における動作を第２図のタイム
チヤートを参照して次に説明する。マイクロプロ
セツサ１から出力されるＩ／Ｏポートバスのバス
データは、ゲート４により生成された BUSCLK信号（第２図のロ）によつてサンプ
リングされ、各Ｉ／Ｏポートデータが同時に４つ
のデータラツチ３ａ，３ｂ，３ｃ，３ｄにラツチ
される。またこのBUSCLK信号によりカウンタ
５が起動され、第２図ハに示す周期Tcの
SCANCLKの計数が開始する。カウンタ出力の
上位３ビツトはレジスタフアイル６のスキヤンア
ドレスA0，A1，A2（同図ホ）として使用される。
チヤートを参照して次に説明する。マイクロプロ
セツサ１から出力されるＩ／Ｏポートバスのバス
データは、ゲート４により生成された BUSCLK信号（第２図のロ）によつてサンプ
リングされ、各Ｉ／Ｏポートデータが同時に４つ
のデータラツチ３ａ，３ｂ，３ｃ，３ｄにラツチ
される。またこのBUSCLK信号によりカウンタ
５が起動され、第２図ハに示す周期Tcの
SCANCLKの計数が開始する。カウンタ出力の
上位３ビツトはレジスタフアイル６のスキヤンア
ドレスA0，A1，A2（同図ホ）として使用される。
したがつて、レジスタフアイル６からはリード
データ出力D0，D1，D2，D3，D4で表されるポ
ート指定コードPRi（ｉ＝０，１，．．．，７）が、
第２図ヘに示すように２・Tcの周期で順次送出
される。
データ出力D0，D1，D2，D3，D4で表されるポ
ート指定コードPRi（ｉ＝０，１，．．．，７）が、
第２図ヘに示すように２・Tcの周期で順次送出
される。
この出力データのうちの上位２ビツトD4，D3
はラツチ選択信号であり、デコーダ７によりデコ
ードされ４つのラツチのうちのいずれか一つを選
択することになる。
はラツチ選択信号であり、デコーダ７によりデコ
ードされ４つのラツチのうちのいずれか一つを選
択することになる。
一方データセレクタ８は、レジスタフアイル６
から出力されるデータの下位３ビツトD2，D1，
D0により指定される値により、選択されたラツ
チの８ビツト出力のうちの１ビツトを選択して、
これをシフトレジスタ９に送る。
から出力されるデータの下位３ビツトD2，D1，
D0により指定される値により、選択されたラツ
チの８ビツト出力のうちの１ビツトを選択して、
これをシフトレジスタ９に送る。
要するに、各周期にてそれぞれのコードによつ
て選択された１ビツトのポートデータPNi（ｉ＝
０，１，．．．，７）が順次シフトレジスタ９に入力
されてゆく。８パルスのシフトクロツク
SFTCLKが発生した後のシフトレジスタ内には、
RAM内にプログラムした８種のポートのポート
データが順に並べられた形となる。
て選択された１ビツトのポートデータPNi（ｉ＝
０，１，．．．，７）が順次シフトレジスタ９に入力
されてゆく。８パルスのシフトクロツク
SFTCLKが発生した後のシフトレジスタ内には、
RAM内にプログラムした８種のポートのポート
データが順に並べられた形となる。
そこで次のバスサイクル（Ｎ＋１）のバスクロ
ツクBUSCLKのタイミングでこれをサンプリン
グすることにより、任意のＩ／Ｏポートトレース
が可能となる。ただし、トレースされたＩ／Ｏポ
ートデータは、他のバストレースデータより必ず
１バスサイクル分遅れたものとなつているので、
トレース結果表示の際の補正を必要とする。ま
た、このマイクロプロセツサの最小バスサイクル
タイムをTbminとすると、 8x2Tc＜Tbmin となるTcを選ぶ必要があり、RAMアクセスタイ
ム等の遅延のためにこの仕様を確保できない場合
にはウエイト（WAIT）ステートを挿入するた
めの回路などを追加する必要がある。
ツクBUSCLKのタイミングでこれをサンプリン
グすることにより、任意のＩ／Ｏポートトレース
が可能となる。ただし、トレースされたＩ／Ｏポ
ートデータは、他のバストレースデータより必ず
１バスサイクル分遅れたものとなつているので、
トレース結果表示の際の補正を必要とする。ま
た、このマイクロプロセツサの最小バスサイクル
タイムをTbminとすると、 8x2Tc＜Tbmin となるTcを選ぶ必要があり、RAMアクセスタイ
ム等の遅延のためにこの仕様を確保できない場合
にはウエイト（WAIT）ステートを挿入するた
めの回路などを追加する必要がある。
なお、実施例で示したＩ／Ｏポート数、データ
ラツチの個数などはこれに限定されるものではな
く、任意に増減し得ることは言うまでもない。た
だし増減した場合にはそれに伴う各部の変更が必
要となるが、そのような変更は本発明を逸脱する
ものではない。
ラツチの個数などはこれに限定されるものではな
く、任意に増減し得ることは言うまでもない。た
だし増減した場合にはそれに伴う各部の変更が必
要となるが、そのような変更は本発明を逸脱する
ものではない。
［発明の効果］
以上詳細に説明したように、本発明によれば、
マイクロプロセツサに用意された多くのＩ／Ｏポ
ートの中から、ユーザがトレースを必要とする一
定数のポートデータを抽出してトレースすること
ができるようにしたため、トレースメモリのビツ
ト構成の拡張を最小限に迎えることができ、トレ
ース結果を表示するソフトウエアもバスサイクル
の補正のみの簡単なもので実現することができる
効果がある。
マイクロプロセツサに用意された多くのＩ／Ｏポ
ートの中から、ユーザがトレースを必要とする一
定数のポートデータを抽出してトレースすること
ができるようにしたため、トレースメモリのビツ
ト構成の拡張を最小限に迎えることができ、トレ
ース結果を表示するソフトウエアもバスサイクル
の補正のみの簡単なもので実現することができる
効果がある。
また、トレースするＩ／Ｏポートの指定をイン
サーキツト・エミユレータのコマンド設定によつ
て行うことができるため、従来の外部プローブの
接続による方法と比べて確実で効率の良い設定が
可能となる。
サーキツト・エミユレータのコマンド設定によつ
て行うことができるため、従来の外部プローブの
接続による方法と比べて確実で効率の良い設定が
可能となる。
第１図は本発明に係るＩ／Ｏポートトレース方
法を実現するための装置の一実施例を示す要部構
成図、第２図は動作を説明するためのタイムチヤ
ートである。 １……ターゲツト・マイクロプロセツサ、２
ａ，２ｂ，２ｃ，２ｄ……バツフア、３ａ，３
ｂ，３ｃ，３ｄ……データラツチ、４……ゲー
ト、５……カウンタ、６……レジスタフアイル、
７……デコーダ、８……データセレクタ、９……
シフトレジスタ。
法を実現するための装置の一実施例を示す要部構
成図、第２図は動作を説明するためのタイムチヤ
ートである。 １……ターゲツト・マイクロプロセツサ、２
ａ，２ｂ，２ｃ，２ｄ……バツフア、３ａ，３
ｂ，３ｃ，３ｄ……データラツチ、４……ゲー
ト、５……カウンタ、６……レジスタフアイル、
７……デコーダ、８……データセレクタ、９……
シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ インサーキツト・エミユレータにおいて、 インサーキツト・エミユレータ内に搭載される
マイクロプロセツサの各Ｉ／Ｏポートからターゲ
ツトシステムへ接続されるバスライン上のデータ
を個別に複数個のデータラツチにラツチし、 Ｉ／Ｏポートビツトを選択するコードが格納さ
れたメモリを前記ラツチ後に一定周期でスキヤン
して前記Ｉ／Ｏポートビツト選択コードを読み出
し、このコードに基づき前記ラツチされているポ
ートデータから１ビツトずつ取り出してシフトレ
ジスタに取り込み、 次のバスサイクルまでに複数ビツト分のポート
データを抽出する ことにより、指定された任意のＩ／Ｏポートデー
タを１バスサイクル遅れた形でトレースできるよ
うにしたことを特徴とするＩ／Ｏポートトレース
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020175A JPS63188245A (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏポ−トトレ−ス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020175A JPS63188245A (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏポ−トトレ−ス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188245A JPS63188245A (ja) | 1988-08-03 |
| JPH0434182B2 true JPH0434182B2 (ja) | 1992-06-05 |
Family
ID=12019840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020175A Granted JPS63188245A (ja) | 1987-01-30 | 1987-01-30 | Ｉ／ｏポ−トトレ−ス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188245A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713806A (ja) * | 1993-06-22 | 1995-01-17 | Nec Corp | マイクロプロセッサのバストレース装置 |
-
1987
- 1987-01-30 JP JP62020175A patent/JPS63188245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188245A (ja) | 1988-08-03 |
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