JPH04341999A - 論理ｉｃの誤動作防止回路 - Google Patents
論理ｉｃの誤動作防止回路Info
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- JPH04341999A JPH04341999A JP3112041A JP11204191A JPH04341999A JP H04341999 A JPH04341999 A JP H04341999A JP 3112041 A JP3112041 A JP 3112041A JP 11204191 A JP11204191 A JP 11204191A JP H04341999 A JPH04341999 A JP H04341999A
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- JP
- Japan
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- circuit
- data
- timing
- rom
- latch
- Prior art date
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- Pending
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- 230000007257 malfunction Effects 0.000 title claims abstract description 17
- 230000002265 prevention Effects 0.000 claims description 6
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理ＩＣの誤動作防止回
路に関し、特に電源電圧の低下によるＲＯＭからのデー
タの誤読み出しによる論理回路の誤動作を防止する誤動
作防止回路に関する。
路に関し、特に電源電圧の低下によるＲＯＭからのデー
タの誤読み出しによる論理回路の誤動作を防止する誤動
作防止回路に関する。
【０００２】
【従来の技術】論理ＩＣの低動作電圧化に伴い、内蔵す
るＲＯＭからのデータの誤読み出しによる論理ＩＣの誤
動作が問題となっている。従来、マスクＲＯＭにおいて
読み出したデータを訂正する技術がある。それは、論理
ＩＣ内にデータチェック用のビットを８ビットにつき３
ビットの割合で設け、誤りを探す回路，誤っている個所
を探す回路及びデータを訂正するための回路とを有し、
ＲＯＭからの読み出しデータの訂正を行っている。
るＲＯＭからのデータの誤読み出しによる論理ＩＣの誤
動作が問題となっている。従来、マスクＲＯＭにおいて
読み出したデータを訂正する技術がある。それは、論理
ＩＣ内にデータチェック用のビットを８ビットにつき３
ビットの割合で設け、誤りを探す回路，誤っている個所
を探す回路及びデータを訂正するための回路とを有し、
ＲＯＭからの読み出しデータの訂正を行っている。
【０００３】また、他の方法として、論理ＩＣが動作す
るのに必要な命令等のデータが入力されている本来のＲ
ＯＭに加え、あらかじめ決められたデータを入力した読
み出しチェック用ＲＯＭと、この読み出しチェック用Ｒ
ＯＭからの出力データをチェックし誤読み出しを検出す
る検出回路を有し、読み出しチェック用ＲＯＭからのデ
ータが誤って読み出された場合に、本来のＲＯＭについ
てもデータは正しく読み出されていないと判断する方法
がある。
るのに必要な命令等のデータが入力されている本来のＲ
ＯＭに加え、あらかじめ決められたデータを入力した読
み出しチェック用ＲＯＭと、この読み出しチェック用Ｒ
ＯＭからの出力データをチェックし誤読み出しを検出す
る検出回路を有し、読み出しチェック用ＲＯＭからのデ
ータが誤って読み出された場合に、本来のＲＯＭについ
てもデータは正しく読み出されていないと判断する方法
がある。
【０００４】
【発明が解決しようとする課題】この従来の論理ＩＣの
誤動作防止回路は、前者の場合にＲＯＭデータの訂正に
多くのチェックビット及びデータを訂正するための複雑
な回路を有するので、そのままマイクロコンピュータ等
の一般の論理ＩＣに応用すると、回路規模が大きくなっ
て高集積化の妨げになるという欠点があった。
誤動作防止回路は、前者の場合にＲＯＭデータの訂正に
多くのチェックビット及びデータを訂正するための複雑
な回路を有するので、そのままマイクロコンピュータ等
の一般の論理ＩＣに応用すると、回路規模が大きくなっ
て高集積化の妨げになるという欠点があった。
【０００５】また、後者の技術では、読み出しチェック
用ＲＯＭや検出回路は簡単な回路で構成でき前者の様な
欠点はないが、本来のＲＯＭと読み出しチェック用ＲＯ
Ｍは同条件で動作しているので、ＲＯＭからのデータの
誤読み出しを検出する事はできるが、データを訂正する
機能を持たないので、論理ＩＣの誤動作を防止する事は
できないという問題があった。
用ＲＯＭや検出回路は簡単な回路で構成でき前者の様な
欠点はないが、本来のＲＯＭと読み出しチェック用ＲＯ
Ｍは同条件で動作しているので、ＲＯＭからのデータの
誤読み出しを検出する事はできるが、データを訂正する
機能を持たないので、論理ＩＣの誤動作を防止する事は
できないという問題があった。
【０００６】
【課題を解決するための手段】本発明の論理ＩＣの誤動
作防止回路は、アドレス信号で指定されたアドレスのデ
ータを出力するＲＯＭと、前記ＲＯＭからデータを読み
出すタイミングを２つ以上発生するタイミング発生回路
と、前記タイミング発生回路からの第１のタイミングで
前記ＲＯＭから出力する出力データをラッチする第１の
ラッチ回路と、前記タイミング発生回路から出力する第
２のタイミングで前記ＲＯＭからの出力データをラッチ
する第２のラッチ回路と、前記第１のラッチ回路および
第２のラッチ回路の出力するそれぞれのデータを比較す
る比較回路とを有して構成されている。
作防止回路は、アドレス信号で指定されたアドレスのデ
ータを出力するＲＯＭと、前記ＲＯＭからデータを読み
出すタイミングを２つ以上発生するタイミング発生回路
と、前記タイミング発生回路からの第１のタイミングで
前記ＲＯＭから出力する出力データをラッチする第１の
ラッチ回路と、前記タイミング発生回路から出力する第
２のタイミングで前記ＲＯＭからの出力データをラッチ
する第２のラッチ回路と、前記第１のラッチ回路および
第２のラッチ回路の出力するそれぞれのデータを比較す
る比較回路とを有して構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のブロック図である。 論理ＩＣの誤動作防止回路はアドレス信号ＳＡで指定さ
れたアドレスのＲＯＭデータＤＲ１，ＤＲ２，ＤＲ３，
ＤＲ４を出力するＲＯＭ回路１と、クロックＣＫを入力
し、ＲＯＭ回路１から出力されるＲＯＭデータＤＲ１〜
ＤＲ４をラッチするタイミングＣ１とタイミングＣ２を
発生するタイミング発生回路２と、タイミング発生回路
２からのタイミングＣ１でＲＯＭ回路１から出力される
ＲＯＭデータＤＲ１〜ＤＲ４をラッチし、ラッチデータ
ＤＬ１１〜ＤＬ１４を出力するラッチ回路３と、タイミ
ング発生回路２からのタイミングＣ２でＲＯＭ回路１か
ら出力されるＲＯＭデータＤＲ１〜ＤＲ４をラッチし、
ラッチデータＤＬ２１〜ＤＬ２４を出力するラッチ回路
４と、ラッチ回路３からのラッチデータＤＬ１１〜ＤＬ
１４とラッチ回路４からのラッチデータＤＬ２１〜ＤＬ
２４を比較し、タイミングＳ０で判定信号ＳＪを出力す
る比較回路５とを有している。
。図１は本発明の第１の実施例のブロック図である。 論理ＩＣの誤動作防止回路はアドレス信号ＳＡで指定さ
れたアドレスのＲＯＭデータＤＲ１，ＤＲ２，ＤＲ３，
ＤＲ４を出力するＲＯＭ回路１と、クロックＣＫを入力
し、ＲＯＭ回路１から出力されるＲＯＭデータＤＲ１〜
ＤＲ４をラッチするタイミングＣ１とタイミングＣ２を
発生するタイミング発生回路２と、タイミング発生回路
２からのタイミングＣ１でＲＯＭ回路１から出力される
ＲＯＭデータＤＲ１〜ＤＲ４をラッチし、ラッチデータ
ＤＬ１１〜ＤＬ１４を出力するラッチ回路３と、タイミ
ング発生回路２からのタイミングＣ２でＲＯＭ回路１か
ら出力されるＲＯＭデータＤＲ１〜ＤＲ４をラッチし、
ラッチデータＤＬ２１〜ＤＬ２４を出力するラッチ回路
４と、ラッチ回路３からのラッチデータＤＬ１１〜ＤＬ
１４とラッチ回路４からのラッチデータＤＬ２１〜ＤＬ
２４を比較し、タイミングＳ０で判定信号ＳＪを出力す
る比較回路５とを有している。
【０００８】次に、図２の各部のタイミングチャートを
参照しながら動作について説明する。ＲＯＭ回路１から
出力されるＲＯＭデータＤＲ１〜ＤＲ４はアドレス信号
ＳＡにより変化する。なお、このＲＯＭ回路１のＲＯＭ
データＤＲ１〜ＤＲ４をラッチ回路３はタイミングＣ１
でラッチする。ここでタイミングＣ１は論理ＩＣが保障
している動作電圧範囲に対し、スピード的に充分なタイ
ミングで発生しているものとする。次にラッチ回路４は
ＲＯＭ１からＲＯＭデータＤＲ１〜ＤＲ４をタイミング
Ｃ２でラッチする。タイミングＣ２はタイミングＣ１よ
り早いタイミングで発生する。すなわち、ラッチ回路４
はラッチ回路３に比べてスピード的に早くきびしいタイ
ミングでＲＯＭ回路１のＲＯＭデータＤＲ１〜ＤＲ４を
ラッチしている。
参照しながら動作について説明する。ＲＯＭ回路１から
出力されるＲＯＭデータＤＲ１〜ＤＲ４はアドレス信号
ＳＡにより変化する。なお、このＲＯＭ回路１のＲＯＭ
データＤＲ１〜ＤＲ４をラッチ回路３はタイミングＣ１
でラッチする。ここでタイミングＣ１は論理ＩＣが保障
している動作電圧範囲に対し、スピード的に充分なタイ
ミングで発生しているものとする。次にラッチ回路４は
ＲＯＭ１からＲＯＭデータＤＲ１〜ＤＲ４をタイミング
Ｃ２でラッチする。タイミングＣ２はタイミングＣ１よ
り早いタイミングで発生する。すなわち、ラッチ回路４
はラッチ回路３に比べてスピード的に早くきびしいタイ
ミングでＲＯＭ回路１のＲＯＭデータＤＲ１〜ＤＲ４を
ラッチしている。
【０００９】乾電池等の電圧値が徐々に低下していく電
源での動作を考える。はじめ、電源電圧が高い時はデー
タＤＲＩ〜ＤＲ４は時点ｔ０で変化しタイミング時間Ｔ
１，Ｔ２を有していたが、ＲＯＭ回路１の動作時点ｔ０
は電圧の低下に伴い時点ｔ０Ｌへと遅くなりタイミング
時間Ｔ１Ｌ，Ｔ２Ｌとなってくる。その場合まず、スピ
ード的に余裕の小ないタイミング時間Ｔ２Ｌが負になっ
てしまうとタイミングＣ２でラッチをしているラッチ回
路４のラッチデータＤＬ２１〜ＤＬ２４が誤った値とな
る。ラッチ回路３のラッチデータＤＬ１１〜ＤＬ１４と
ラッチ回路４のラッチデータＤＬ２１〜ＤＬ２４は比較
回路５のＥＸＯＲでＤＬ１１はＤＬ２１と、ＤＬ１２は
ＤＬ２２と、順次比較され、双方のデータが全てのビッ
トについて一致している場合に判定信号ＳＪは“Ｌ”レ
ベルとなり、１ビットでも一致しないビットがあると、
判定信号ＳＪは“Ｈ”レベルとなる。
源での動作を考える。はじめ、電源電圧が高い時はデー
タＤＲＩ〜ＤＲ４は時点ｔ０で変化しタイミング時間Ｔ
１，Ｔ２を有していたが、ＲＯＭ回路１の動作時点ｔ０
は電圧の低下に伴い時点ｔ０Ｌへと遅くなりタイミング
時間Ｔ１Ｌ，Ｔ２Ｌとなってくる。その場合まず、スピ
ード的に余裕の小ないタイミング時間Ｔ２Ｌが負になっ
てしまうとタイミングＣ２でラッチをしているラッチ回
路４のラッチデータＤＬ２１〜ＤＬ２４が誤った値とな
る。ラッチ回路３のラッチデータＤＬ１１〜ＤＬ１４と
ラッチ回路４のラッチデータＤＬ２１〜ＤＬ２４は比較
回路５のＥＸＯＲでＤＬ１１はＤＬ２１と、ＤＬ１２は
ＤＬ２２と、順次比較され、双方のデータが全てのビッ
トについて一致している場合に判定信号ＳＪは“Ｌ”レ
ベルとなり、１ビットでも一致しないビットがあると、
判定信号ＳＪは“Ｈ”レベルとなる。
【００１０】この判定信号ＳＪが“Ｈ”レベルとなって
いる状態、すなわち、ラッチ回路４のラッチデータＤＬ
２１〜ＤＬ２４が誤っている状態でも、実際の処理に使
用されるデータであるラッチ回路３のラッチデータＤＬ
１１〜ＤＬ１４は正常な値をしばらくの間出力して回路
自体は正常な動作を続ける事ができる。このラッチ回路
４のラッチデータＤＬ２１〜ＤＬ２４が誤った値となっ
た時点からラッチ回路３のラッチデータＤＬ１１〜ＤＬ
１４が誤った値となるまでの期間に任意の状態設定や処
理を行い電池の交換等を行なう事により、ＲＯＭデータ
の誤読み出しによる回路の誤動作を未然に防止する事が
可能である。
いる状態、すなわち、ラッチ回路４のラッチデータＤＬ
２１〜ＤＬ２４が誤っている状態でも、実際の処理に使
用されるデータであるラッチ回路３のラッチデータＤＬ
１１〜ＤＬ１４は正常な値をしばらくの間出力して回路
自体は正常な動作を続ける事ができる。このラッチ回路
４のラッチデータＤＬ２１〜ＤＬ２４が誤った値となっ
た時点からラッチ回路３のラッチデータＤＬ１１〜ＤＬ
１４が誤った値となるまでの期間に任意の状態設定や処
理を行い電池の交換等を行なう事により、ＲＯＭデータ
の誤読み出しによる回路の誤動作を未然に防止する事が
可能である。
【００１１】図３は本発明の第２の実施例のブロック図
である。ＲＯＭ回路１はアドレス信号で指定されたアド
レスのＲＯＭデータＤＲ１〜ＤＲ４を出力する。タイミ
ング発生回路２ａはクロックＣＫを入力し、ＲＯＭ回路
１から出力されるＲＯＭデータＤＲ１〜ＤＲ４をラッチ
するタイミングＣ１とタイミングＣ２およびタイミング
Ｃ３を発生する。ラッチ回路３はタイミング発生回路２
からのタイミングＣ１でＲＯＭ回路１から出力されるＲ
ＯＭデータＤＲ１〜ＤＲ４をラッチし、ラッチデータＤ
Ｌ１１〜ＤＬ１４を出力する。ラッチ回路４はタイミン
グ発生回路２ａからのタイミングＣ２とタイミングＣ３
でＲＯＭ１から出力されるＲＯＭデータＤＲ１〜ＤＲ４
をラッチし、ラッチデータＤＬ２１〜ＤＬ２４を出力す
る。比較回路５ａはラッチ回路３からのラッチデータＤ
Ｌ１１〜ＤＬ１４とラッチ回路４からのラッチデータＤ
Ｌ２１〜ＤＬ２４をタイミングＳ０で比較した判定信号
ＳＪと、ラッチ回路３からのラッチデータＤＬ１１〜Ｄ
Ｌ１４とラッチ回路４からのラッチデータＤＬ２１〜Ｄ
Ｌ２４をタイミングＳφφで比較した判定信号ＳＪＪを
出力する。
である。ＲＯＭ回路１はアドレス信号で指定されたアド
レスのＲＯＭデータＤＲ１〜ＤＲ４を出力する。タイミ
ング発生回路２ａはクロックＣＫを入力し、ＲＯＭ回路
１から出力されるＲＯＭデータＤＲ１〜ＤＲ４をラッチ
するタイミングＣ１とタイミングＣ２およびタイミング
Ｃ３を発生する。ラッチ回路３はタイミング発生回路２
からのタイミングＣ１でＲＯＭ回路１から出力されるＲ
ＯＭデータＤＲ１〜ＤＲ４をラッチし、ラッチデータＤ
Ｌ１１〜ＤＬ１４を出力する。ラッチ回路４はタイミン
グ発生回路２ａからのタイミングＣ２とタイミングＣ３
でＲＯＭ１から出力されるＲＯＭデータＤＲ１〜ＤＲ４
をラッチし、ラッチデータＤＬ２１〜ＤＬ２４を出力す
る。比較回路５ａはラッチ回路３からのラッチデータＤ
Ｌ１１〜ＤＬ１４とラッチ回路４からのラッチデータＤ
Ｌ２１〜ＤＬ２４をタイミングＳ０で比較した判定信号
ＳＪと、ラッチ回路３からのラッチデータＤＬ１１〜Ｄ
Ｌ１４とラッチ回路４からのラッチデータＤＬ２１〜Ｄ
Ｌ２４をタイミングＳφφで比較した判定信号ＳＪＪを
出力する。
【００１２】次に図４のタイミングチャートを参照しな
がら動作について説明する。ＲＯＭ回路１から出力され
るＲＯＭデータＤＲ１〜ＤＲ４はアドレス信号ＳＡによ
り変化する。このＲＯＭ回路１のＲＯＭデータＤＲ１〜
ＤＲ４をラッチ回路３はタイミングＣ１でラッチする。 ラッチ回路４はＲＯＭデータＤＲ１〜ＤＲ４をタイミン
グＣ１より早いタイミングＣ２でラッチする。この時点
でまず比較回路５ａにおいてタイミングＳφでラッチデ
ータＤＬ１１〜ＤＬ１４とラッチデータＤＬ２１〜ＤＬ
２４を比較し、判定信号ＳＪを出力する。この判定信号
ＳＪは第１の実施例における判定信号ＳＪとまったく同
等なものである。
がら動作について説明する。ＲＯＭ回路１から出力され
るＲＯＭデータＤＲ１〜ＤＲ４はアドレス信号ＳＡによ
り変化する。このＲＯＭ回路１のＲＯＭデータＤＲ１〜
ＤＲ４をラッチ回路３はタイミングＣ１でラッチする。 ラッチ回路４はＲＯＭデータＤＲ１〜ＤＲ４をタイミン
グＣ１より早いタイミングＣ２でラッチする。この時点
でまず比較回路５ａにおいてタイミングＳφでラッチデ
ータＤＬ１１〜ＤＬ１４とラッチデータＤＬ２１〜ＤＬ
２４を比較し、判定信号ＳＪを出力する。この判定信号
ＳＪは第１の実施例における判定信号ＳＪとまったく同
等なものである。
【００１３】判定信号ＳＪを出力したのちラッチ回路４
において、今度はタイミングＣ３でＲＯＭデータＤＲ１
〜ＤＲ４をラッチする。タイミングＣ３はタイミングＣ
１より遅いタイミングで、アドレス信号ＳＡが変化する
直前に発生する。ラッチ回路４におけるタイミングＣ３
でのラッチが終了したのち、比較回路５ａにおいてタイ
ミングＳφφで再度ラッチデータＤＬ１〜ＤＬ１４とラ
ッチデータＤＬ２１〜ＤＬ２４の比較を行い判定信号Ｓ
ＪＪを出力する。
において、今度はタイミングＣ３でＲＯＭデータＤＲ１
〜ＤＲ４をラッチする。タイミングＣ３はタイミングＣ
１より遅いタイミングで、アドレス信号ＳＡが変化する
直前に発生する。ラッチ回路４におけるタイミングＣ３
でのラッチが終了したのち、比較回路５ａにおいてタイ
ミングＳφφで再度ラッチデータＤＬ１〜ＤＬ１４とラ
ッチデータＤＬ２１〜ＤＬ２４の比較を行い判定信号Ｓ
ＪＪを出力する。
【００１４】判定信号ＳＪは第１の実施例で説明した様
に実際にＲＯＭデータを読み出すタイミングであるタイ
ミングＣ１よりも早いタイミングであるタイミングＣ２
での読み出し結果が誤っていることを検出し回路の誤動
作を警告するものである。一方、判定信号ＳＪＪは先に
比較したラッチデータＤＬ１１〜ＤＬ１４とさらに送れ
たタイミングであるタイミングＣ３でラッチしたラッチ
データＤＬ２１〜ＤＬ２４を比較し、一致している場合
は“Ｌ”レベル、一致していない場合は“Ｈ”レベルを
出力する。判定信号ＳＪＪ信号が“Ｈ”レベルとなった
状態では、必ず誤動作を起こしてしまうため、この判定
信号ＳＪＪにより回路全体にリセットをかける必要があ
る。すなわち判定信号ＳＪＪは回路の誤動作を検出する
信号である。
に実際にＲＯＭデータを読み出すタイミングであるタイ
ミングＣ１よりも早いタイミングであるタイミングＣ２
での読み出し結果が誤っていることを検出し回路の誤動
作を警告するものである。一方、判定信号ＳＪＪは先に
比較したラッチデータＤＬ１１〜ＤＬ１４とさらに送れ
たタイミングであるタイミングＣ３でラッチしたラッチ
データＤＬ２１〜ＤＬ２４を比較し、一致している場合
は“Ｌ”レベル、一致していない場合は“Ｈ”レベルを
出力する。判定信号ＳＪＪ信号が“Ｈ”レベルとなった
状態では、必ず誤動作を起こしてしまうため、この判定
信号ＳＪＪにより回路全体にリセットをかける必要があ
る。すなわち判定信号ＳＪＪは回路の誤動作を検出する
信号である。
【００１５】第１の実施例と、本実施例の相違点を述べ
ると、第１の実施例は、本来の読み出しタイミングとそ
れより早いタイミングで、それぞれ読み出しを行い、そ
の結果を比較し誤動作を警告しているのに対し、本実施
例では、本来の読み出しタイミングとそれよりも遅れた
タイミングでそれぞれ読み出しを行う回路を追加し、本
来のタイミングでの読み出しが正しく行われているかを
も判定できる回路となっている点である。
ると、第１の実施例は、本来の読み出しタイミングとそ
れより早いタイミングで、それぞれ読み出しを行い、そ
の結果を比較し誤動作を警告しているのに対し、本実施
例では、本来の読み出しタイミングとそれよりも遅れた
タイミングでそれぞれ読み出しを行う回路を追加し、本
来のタイミングでの読み出しが正しく行われているかを
も判定できる回路となっている点である。
【００１６】
【発明の効果】以上説明した様に本発明は、ＲＯＭの出
力データを本来の読み出しタイミングとそれよりもスピ
ード的にきついタイミングでそれぞれラッチし双方のラ
ッチデータを比較する事によりタイミングのきつい方の
ラッチデータの誤りを判定する。
力データを本来の読み出しタイミングとそれよりもスピ
ード的にきついタイミングでそれぞれラッチし双方のラ
ッチデータを比較する事によりタイミングのきつい方の
ラッチデータの誤りを判定する。
【００１７】この判定信号は、実際にはＲＯＭの出力が
正常に行われている時点で発生するため、判定信号が発
生してからもしばらくの間処理を続ける事ができるため
、電源電圧が低下した場合に回路をイニシャライズして
論理ＩＣの誤動作を防止することができる他に、電池交
換をうながすアラーム信号を発生したり、以前の処理デ
ータを保持する事なども可能となるという効果を有する
。
正常に行われている時点で発生するため、判定信号が発
生してからもしばらくの間処理を続ける事ができるため
、電源電圧が低下した場合に回路をイニシャライズして
論理ＩＣの誤動作を防止することができる他に、電池交
換をうながすアラーム信号を発生したり、以前の処理デ
ータを保持する事なども可能となるという効果を有する
。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１の回路の動作を説明するために示すタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３の回路の動作を説明するために示すタイミ
ングチャートである。
ングチャートである。
１ ＲＯＭ回路
２，２ａ タイミング発生回路
３，４ ラッチ回路
５，５ａ 比較回路
ＳＡ アドレス信号
ＤＲ１〜ＤＲ４ ＲＯＭデータ
Ｃ１，Ｃ２ ラッチタイミング
ＤＬ１１〜ＤＬ１４・ＤＬ２１〜ＤＬ２４ ラッ
チデータ Ｓφ，Ｓφφ 比較タイミング ＳＪ，ＳＪＪ 判定信号
チデータ Ｓφ，Ｓφφ 比較タイミング ＳＪ，ＳＪＪ 判定信号
Claims (1)
- 【請求項１】 アドレス信号で指定されたアドレスの
データを出力するＲＯＭと、前記ＲＯＭからデータを読
み出すタイミングを２つ以上発生するタイミング発生回
路と、前記タイミング発生回路からの第１のタイミング
で前記ＲＯＭから出力する出力データをラッチする第１
のラッチ回路と、前記タイミング発生回路から出力する
第２のタイミングで前記ＲＯＭからの出力データをラッ
チする第２のラッチ回路と、前記第１のラッチ回路およ
び第２のラッチ回路の出力するそれぞれのデータを比較
する比較回路とを有することを特徴とする論理ＩＣの誤
動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112041A JPH04341999A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112041A JPH04341999A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの誤動作防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04341999A true JPH04341999A (ja) | 1992-11-27 |
Family
ID=14576538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112041A Pending JPH04341999A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04341999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257850A (ja) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその駆動方法 |
-
1991
- 1991-05-17 JP JP3112041A patent/JPH04341999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257850A (ja) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその駆動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |