JPH0573437A - メモリパリテイ回路 - Google Patents

Abstract

(57)【要約】 【目的】 １個のメモリをデータ領域とパリティ領域と
に分割して使用し、１個のメモリでデータとパリティと
の書込みおよび読出しを可能とする。 【構成】 メモリ制御回路２はマイクロプロセッサ１が
出力するアドレス，ライト信号およびリード信号をデー
タ制御用とパリティ制御用とに時分割し、パリティ生成
／検査回路４はマイクロプロセッサ１がメモリ３にデー
タを書き込むときにライトデータに基づいてパリティを
生成してライトデータとともにメモリ３に書き込ませ、
マイクロプロセッサ１がメモリ３からデータを読み出す
ときに読み出されたリードデータとパリティとに基づい
てパリティを検査する。ラッチ回路６はマイクロプロセ
ッサ１がメモリ３からデータを読み出すときにメモリ３
から読み出されたパリティを保持し、ラッチ回路５はパ
リティ生成／検査回路４による検査結果を保持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリパリティ回路に関
し、特にマイクロプロセッサのメモリアクセス時の異常
を検出するメモリパリティ回路に関する。

【０００２】

【従来の技術】従来のメモリパリティ回路は、例えば図
３に示すように、マイクロプロセッサ（ＭＰＵ）３１
と、データ記憶用メモリ３２と、パリティ記憶用メモリ
３３と、パリティ生成／検査回路３４と、ラッチ回路３
５とから構成されていた。

【０００３】次に、このような従来のメモリパリティ回
路の動作について、図４に示すタイミングチャートを参
照しながら説明する。

【０００４】マイクロプロセッサ３１は、データ記憶用
メモリ３２に対してコマンドの読出し，データの書込み
等を行いながら、処理を進める。

【０００５】マイクロプロセッサ３１は、データ記憶用
メモリ３２にライトデータを書き込む場合、アドレスバ
ス３０１，ライト信号線３０２およびデータバス３０４
にライトアドレス，ライト信号およびライトデータをそ
れぞれ出力する（図４（ａ），（ｂ）および（ｄ）参
照）。これにより、ライトデータがデータ記憶用メモリ
３２のライトアドレス位置に書き込まれる。この際、パ
リティ生成／検査回路３４は、ライト信号線３０２を介
してライト信号が入力されてから所定の時間だけ生成回
路として動作し、データバス３０４を介して入力される
ライトデータに対して１ビットのパリティビットを生成
し、パリティ信号線３０５を介してパリティ記憶用メモ
リ３３に出力する（図４（ｅ）参照）。これにより、１
ビットのパリティビットが８ビットのパリティデータと
してパリティ記憶用メモリ３３のライトアドレス位置に
書き込まれる。

【０００６】次に、マイクロプロセッサ３１は、データ
記憶用メモリ３２からリードデータを読み出す場合、ア
ドレスバス３０１およびリード信号線３０３にリードア
ドレスおよびリード信号をそれぞれ出力する（図４
（ａ）および（ｃ）参照）。これにより、データ記憶用
メモリ３２からはリードデータがデータバス３０４に読
み出され（図４（ｄ）参照）、パリティ記憶用メモリ３
３からはパリティビットがパリティ信号線３０５に読み
出される（図４（ｅ）参照）。この際、パリティ生成／
検査回路４は、ライト信号線３０２を介してライト信号
が入力されないので検査回路として動作し、データバス
３０４上の８ビットのリードデータとパリティ信号線３
０５上の１ビットのパリティビットとの計９ビットがパ
リティ則に一致しているかどうかの判定を行う。判定結
果は、リード信号線３０３上のリード信号の終了時に、
ラッチ回路３５にラッチされ、正しければ判定信号線３
０６はハイレベル、誤っていればローレベルとなり、ロ
ーレベルの場合には異常としてマイクロプロセッサ３１
のリセット端子に入力される（図４（ｆ）参照）。

【０００７】

【発明が解決しようとする課題】上述した従来のメモリ
パリティ回路では、データ記憶用メモリ３２の他に必ず
パリティ記憶用メモリ３３が必要となるので、近年はメ
モリの容量が大容量化し使用しない領域が多くなってい
るにもかかわらず、パリティ記憶用にデータ記憶用と同
じメモリを用意しなければならないという問題点があ
る。

【０００８】本発明の目的は、上述の点に鑑み、１個の
メモリをデータ領域とパリティ領域とに分割して使用
し、１個のメモリでデータとパリティとの書込みおよび
読出しを行えるようにしたメモリパリティ回路を提供す
ることにある。

【０００９】

【課題を解決するための手段】本発明のメモリパリティ
回路は、データおよびパリティを記憶するメモリと、マ
イクロプロセッサが出力するアドレス，ライト信号およ
びリード信号をデータ制御用とパリティ制御用とに時分
割するメモリ制御回路と、前記マイクロプロセッサが前
記メモリにデータを書き込むときにライトデータに基づ
いてパリティを生成してライトデータとともにメモリに
書き込ませ、前記マイクロプロセッサが前記メモリから
データを読み出すときに読み出されたリードデータとパ
リティとに基づいてパリティを検査するパリティ生成／
検査回路と、前記マイクロプロセッサが前記メモリから
データを読み出すときに前記メモリから読み出されたパ
リティを保持する第１のラッチ回路と、前記パリティ生
成／検査回路による検査結果を保持する第２のラッチ回
路とを有する。

【００１０】

【作用】本発明のメモリパリティ回路では、メモリがデ
ータおよびパリティを記憶し、メモリ制御回路がマイク
ロプロセッサが出力するアドレス，ライト信号およびリ
ード信号をデータ制御用とパリティ制御用とに時分割
し、パリティ生成／検査回路がマイクロプロセッサがメ
モリにデータを書き込むときにライトデータに基づいて
パリティを生成してライトデータとともにメモリに書き
込ませ、マイクロプロセッサがメモリからデータを読み
出すときに読み出されたリードデータとパリティとに基
づいてパリティを検査し、第１のラッチ回路がマイクロ
プロセッサがメモリからデータを読み出すときにメモリ
から読み出されたパリティを保持し、第２のラッチ回路
がパリティ生成／検査回路による検査結果を保持する。

【００１１】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１２】図１は、本発明の一実施例に係るメモリパ
リティ回路の構成を示す回路ブロック図である。本実施
例のメモリパリティ回路は、マイクロプロセッサ（ＭＰ
Ｕ）１と、メモリ制御回路２と、メモリ３と、パリティ
生成／検査回路４と、ラッチ回路５と、ラッチ回路６と
から構成されている。

【００１３】マイクロプロセッサ１は、１６ビットのア
ドレスバス１０１，ライト信号線１０２，リード信号線
１０３および８ビットのデータバス１０７を介してメモ
リ制御回路２に接続され、ライト信号線１０２およびデ
ータバス１０７を介してパリティ生成／検査回路４に接
続され、リード信号線１０３を介してラッチ回路５に接
続されている。

【００１４】メモリ制御回路２は、１６ビットのアドレ
スバス１０４，ライト信号線１０５，リード信号線１０
６および８ビットのデータバス１０８を介してメモリ３
に接続され、リード信号線１０６を介してラッチ回路６
に接続されている。

【００１５】パリティ生成／検査回路４は、１ビットの
パリティ信号線１１１を介してデータバス１０８の特定
ビット（例えば、最下位ビット）に接続され、１ビット
の判定信号線１１３を介してラッチ回路５に接続されて
いる。

【００１６】ラッチ回路５は、１ビットの判定信号線１
１０を介してマイクロプロセッサ１のリセット端子に接
続されている。

【００１７】ラッチ回路６は、１ビットのパリティ信号
線１１２を介してデータバス８の特定ビットに接続さ
れ、１ビットのパリティ信号線１０９を介してパリティ
生成／検査回路４に接続されている。

【００１８】次に、このように構成された本実施例のメ
モリパリティ回路の動作について、図２のタイミングチ
ャートを参照しながら説明する。

【００１９】マイクロプロセッサ１は、メモリ３に対し
てコマンドの読出し，データの書込み等を行いながら、
処理を進める。

【００２０】マイクロプロセッサ１は、メモリ３にライ
トデータを書き込む場合、アドレスバス１０１，ライト
信号線１０２およびデータバス１０７にライトアドレ
ス，ライト信号およびライトデータをそれぞれ出力する
（図２（ａ），（ｂ）および（ｇ）参照）。

【００２１】メモリ制御回路２は、ライト信号を受ける
と、アドレスバス１０１上のライトアドレスの最上位ビ
ットを０から１に置き換えることにより、メモリ３のデ
ータの書込みに使用しない上位アドレス側のメモリ領域
をパリティ領域として指定するパリティライトアドレス
を生成してアドレスバス１０４に出力するとともに（図
２（ｄ）参照）、ライト信号線１０５上にパリティライ
ト信号を出力する（図２（ｅ）参照）。また、メモリ制
御回路２は、データバス１０７とデータバス１０８との
間の接続を遮断する。

【００２２】このとき、パリティ生成／検査回路４は、
ライト信号線１０２を介してリード信号が入力されてか
ら所定時間だけ生成回路として動作し、データバス１０
７を介して入力されるライトデータに対して１ビットの
パリティビットを生成し、パリティ信号線１１１を介し
てデータバス１０８の特定ビットに出力する（図２
（ｈ）参照）。これにより、８ビットのパリティデータ
がデータバス１０８を介してメモリ３のパリティライト
アドレス位置に書き込まれる。

【００２３】この後、メモリ制御回路２は、アドレスバ
ス１０１上のライトアドレスを最上位ビットを０から１
に置き換えることなしに（メモリ３の下位アドレス側の
データ領域を指定するデータライトアドレスに戻し
て）、アドレスバス１０４に出力するとともに（図２
（ｄ）参照）、ライト信号線１０５上にデータライト信
号を出力する（図２（ｅ）参照）。また、メモリ制御回
路２は、データバス１０７とデータバス１０８との間の
接続を回復し、データバス１０８上にライトデータを出
力する（図２（ｈ）参照）。このとき、パリティ生成／
検査回路４は、生成回路としての動作を停止している。
これにより、ライトデータがデータバス１０８を介して
メモリ３のデータライトアドレス位置に書き込まれる。

【００２４】このように、マイクロプロセッサ１からメ
モリ３への１回のデータの書込みに対して、メモリ３に
はパリティデータとライトデータとの２回の書込みが行
われる。

【００２５】次に、マイクロプロセッサ１がメモリ３か
らリードデータを読み出す場合、マイクロプロセッサ１
は、アドレスバス１０１およびリード信号線１０５にリ
ードアドレスおよびリード信号をそれぞれ出力する（図
２（ａ）および（ｃ）参照）。

【００２６】メモリ制御回路２は、リード信号を受ける
と、アドレスバス１０１上のリードアドレスの最上位ビ
ットを０から１に置き換えることにより、メモリ３の上
位アドレス側のパリティ領域を指定するパリティリード
アドレスを生成してアドレスバス１０４に出力するとと
もに（図２（ｄ）参照）、リード信号線１０６上にパリ
ティリード信号を出力する（図２（ｆ）参照）。また、
メモリ制御回路２は、データバス１０７とデータバス１
０８との間の接続を遮断する。

【００２７】これにより、メモリ３からデータバス１０
８上にパリティデータが読み出される（図２（ｈ）参
照）。

【００２８】データバス１０８上のパリティデータの特
定ビット、すなわちパリティビットは、リード信号線１
０６上のパリティリード信号の終了時にラッチ回路６に
ラッチされ、パリティ信号線１０９を介してパリティ生
成／検査回路４に入力される（図２（ｉ）参照）。

【００２９】この後、メモリ制御回路２は、アドレスバ
ス１０１上のリードアドレスを最上位ビットを０から１
に置き換えることなしに（メモリ３の下位アドレス側の
データ領域を指定するデータリードアドレスに戻し
て）、アドレスバス１０４に出力するとともに（図２
（ｄ）参照）、リード信号線１０６上にデータリード信
号を出力する（図２（ｆ）参照）。また、メモリ制御回
路２は、データバス１０７とデータバス１０８との間の
接続を回復させる。

【００３０】これにより、メモリ３からデータバス１０
８上にリードデータが読み出され（図２（ｈ）参照）、
データバス１０７を介してマイクロプロセッサ１に入力
される。

【００３１】一方、パリティ生成／検査回路４は、デー
タバス１０７上の８ビットのリードデータとラッチ回路
６でラッチされたパリティ信号線１０９上の１ビットの
パリティデータとのパリティ則を計算して、パリティが
正しければ判定信号をハイレベル、誤っていれば（異常
であれば）ローレベルとして、判定信号線１１３上に出
力する。

【００３２】ラッチ回路５は、判定信号線１１３上の判
定信号をリード信号線１０３上のリード信号の終了時に
ラッチし、判定信号線１１０を介してマイクロプロセッ
サ１のリセット入力端子に入力させる（図２（ｊ）参
照）。

【００３３】このように、メモリ３からマイクロプロセ
ッサ１への１回のデータの読出しに対して、メモリ３か
らはパリティデータとライトデータとの２回の読出しが
行われる。

【００３４】

【発明の効果】以上説明したように本発明は、１個のメ
モリをデータ領域とパリティ領域とに分割して使用する
ようにマイクロプロセッサからの制御信号をデータ記憶
用とパリティ記憶用とに時分割することにより、１個の
メモリでデータとパリティとの書込みおよび読出しを行
うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るメモリパリティ回路の
構成を示す回路ブロック図である。

【図２】本実施例のメモリパリティ回路の動作を示すタ
イミングチャートである。

【図３】従来のメモリパリティ回路の一例を示す回路ブ
ロック図である。

【図４】図３のメモリパリティ回路の動作を示すタイミ
ングチャートである。

【符号の説明】

１ マイクロプロセッサ ２ メモリ制御回路 ３ メモリ ４ パリティ生成／検査回路 ５ ラッチ回路 ６ ラッチ回路 １０１ アドレスバス １０２ ライト信号線 １０３ リード信号線 １０４ アドレスバス １０５ ライト信号線 １０６ リード信号線 １０７ データバス １０８ データバス １０９ パリティ信号線 １１０ 判定信号線 １１１ パリティ信号線 １１２ パリティ信号線 １１３ 判定信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データおよびパリティを記憶するメモリ
   と、 マイクロプロセッサが出力するアドレス，ライト信号お
   よびリード信号をデータ制御用とパリティ制御用とに時
   分割するメモリ制御回路と、 前記マイクロプロセッサが前記メモリにデータを書き込
   むときにライトデータに基づいてパリティを生成してラ
   イトデータとともにメモリに書き込ませ、前記マイクロ
   プロセッサが前記メモリからデータを読み出すときに読
   み出されたリードデータとパリティとに基づいてパリテ
   ィを検査するパリティ生成／検査回路と、 前記マイクロプロセッサが前記メモリからデータを読み
   出すときに前記メモリから読み出されたパリティを保持
   する第１のラッチ回路と、 前記パリティ生成／検査回路による検査結果を保持する
   第２のラッチ回路とを有することを特徴とするメモリパ
   リティ回路。