JPH04343129A - ビット抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速度で送信されてく
るパラレルデータ中から特定のビットを抽出し、低速度
のシリアルデータ列として出力する回路に関する。

【０００２】

【従来の技術】図８は、高速度で送信されてくるパラレ
ルデータ中から特定のビットを抽出し、低速度のシリア
ルデータ列として出力する回路の従来の構成例を示すブ
ロック図である。

【０００３】この従来例では、高速入力されるｎビット
パラレルの入力データＤｉ１，　Ｄｉ２…Ｄｉｎ　から
特定の２ｍビットのデータを抽出し、基本クロック信号
ＣＫ１　のｙ倍の周期でシリアルデータとして出力する
回路構成が示されている。

【０００４】図８において、参照符号１１乃至１ｎはそ
れぞれｍビットのシフトレジスタであり、それぞれにｎ
ビットパラレルの入力データＤｉ１，Ｄｉ２…Ｄｉｎ　
が基本クロック信号ＣＫ１　の各クロックに同期して１
ビットずつ入力される。

【０００５】参照符号２はｎｍビットラッチであり、ｎ
個のｍビットシフトレジスタ１１，　１２…１ｎそれぞ
れに格納されたｍビットのデータ、即ちｎ×ｍビットの
データをラッチする。

【０００６】参照符号３はｎｍ：１セレクタであり、ｎ
ｍビットラッチ２にラッチされているｎ×ｍビットのデ
ータの内の１個を選択してフリップフロップ（ＦＦ）４
へ出力する。

【０００７】参照符号５は１フレーム周期カウンタであ
り、基本クロック信号ＣＫ１　のｙｎｍクロックに相当
する周期のクロック信号ＣＫ３　を出力する。換言すれ
ば、１フレーム周期カウンタ５は基本クロック信号ＣＫ
１　をｙｎｍ分周する。

【０００８】参照符号６はｙ分周カウンタであり、フリ
ップフロップ４から最終的に出力されるべきシリアルの
データ出力Ｄｏの出力用クロック信号ＣＫ２　を基本ク
ロック信号ＣＫ１　をｙ分周することにより発生し、フ
リップフロップ４へ出力する。

【０００９】このような従来のビット抽出回路の動作に
ついて以下に説明するが、説明の便宜上、上述の図８の
構成を２ビットパラレルデータから８ビット（１ワード
）のシリアルデータを基本クロック信号ＣＫ１　の３倍
の周期で抽出する回路に適用した場合について説明する
。 換言すれば、図８のｎが２に、ｍが４に、ｙが３にそれ
ぞれなるように構成した回路である。

【００１０】図９はそのような２ビットパラレルデータ
から８ビット（１ワード）のシリアルデータを３倍の周
期で抽出する回路の構成を示すブロック図である。

【００１１】この例では、ｍビットシフトレジスタは４
ビットシフトレジスタとして参照符号１１と１２との二
つが備えられており、ｎｍビットラッチである８ビット
ラッチ２に各ビットが接続されている。４ビットシフト
レジスタ１１には２ビットパラレルの一方の入力データ
Ｄｉ１　が、４ビットシフトレジスタ１２には他方の入
力データＤｉ２がそれぞれ入力される。また、８ビット
ラッチ２の各１ビットのラッチは、ｎｍ：１セレクタで
ある８：１セレクタ３に接続されている。

【００１２】また、１フレーム周期カウンタ５は基本ク
ロック信号ＣＫ１　の１フレーム周期、即ち２４（ｙｎ
ｍ）　クロック周期のクロックを発生する。ｙ分周カウ
ンタは３分周カウンタ６として基本クロック信号ＣＫ１
　を３分周した出力用クロック信号ＣＫ２　、即ち基本
クロック信号ＣＫ１　の３倍の周期のクロックを発生す
る。

【００１３】このような図９に示されている回路の動作
について、図１０，　図１１，　図１２及び図１３のタ
イミングチャートを参照して以下に説明する。

【００１４】なお、図１０（ｆ）　と図１１（ｆ）　と
は共に１フレーム周期カウンタ５の同一の出力を示して
おり、図１０の各波形と図１１の各波形とは双方の（ｆ
）　に示されている１フレーム周期カウンタ５の波形を
媒介として共通の時間軸で表されている。

【００１５】また、図１０と図１２とは、図１０の右側
端と図１２の左側端とで本来連続したタイミングチャー
トであり、更に図１１と図１３とは、図１１の右側端と
図１３の左側端とで本来連続したタイミングチャートで
ある。そして、図１２（ｆ）　と図１３（ｆ）　とは共
に１フレーム周期カウンタ５の同一の出力を示しており
、図１２の各波形と図１３の各波形とは双方の（ｆ）　
に示されている１フレーム周期カウンタ５の波形を媒介
として共通の時間軸で表されている。

【００１６】両４ビットシフトレジスタ１１，　１２へ
は２ビットパラレルのディジタル信号の入力データＤｉ
１，　Ｄｉ２がそれぞれ入力される。図１０（ａ）　に
示す如く、入力データＤｉ１には抽出対象のビット”Ａ
”，　”Ｃ”，　”Ｅ”，　”Ｇ”が、また図１０（ｃ
）　に示す如く、入力データＤｉ２　には抽出対象のビ
ット”Ｂ”，　”Ｄ”，　”Ｆ”，　”Ｈ”が順に含ま
れている。これらの各ビット”Ａ”，　”Ｃ”，　”Ｅ
”，　”Ｇ”及び”Ｂ”，　”Ｄ”，　”Ｆ”，　”Ｈ
”は、両４ビットシフトレジスタ１１，　１２それぞれ
に入力され、図１０（ｅ）　に示されている基本クロッ
ク信号ＣＫ１　に同期して図１０（ｂ）及び図１０（ｄ
）　に示す如く順次シフトされる。そして、先頭のビッ
ト”Ａ”，　　”Ｂ”　がそれぞれ４ビットシフトレジ
スタ１１，　１２の最終段のレジスタＱ４にまでシフト
された時点で、１フレーム周期カウンタ５から１フレー
ム周期、即ち図１０（ｅ）　に示されている基本クロッ
ク信号ＣＫ１　の２４クロック分に相当する図１０（ｆ
）　及び図１１（ｆ）　に示す如きラッチ用クロック信
号ＣＫ３　が８ビットラッチ２へ出力される。これによ
り、両４ビットシフトレジスタ１１，　１２の各レジス
タのデータが、図１１（ｇ）　に示す如く、８ビットラ
ッチ２へ移される。

【００１７】そして、１フレーム周期カウンタ５から８
：１セレクタ３へ出力される図１１（ｈ）に示す如き並
列の８ビットのセレクト信号により８ビットラッチ２の
各ビットが順次適宜に選択され、ビット”Ａ”，　”Ｂ
”，　”Ｃ”，　”Ｄ”，　”Ｅ”，　”Ｆ”，　”Ｇ
”，　”Ｈ”の順にフリップフロップ４へ出力される。 フリップフロップ４は３分周カウンタ６から与えられて
いる基本クロック信号ＣＫ１　の３倍の周期の図１１（
ｉ）　及び図１１（ｉ）　に示す如き出力用クロック信
号ＣＫ２　に同期して８：１セレクタ３に対応する信号
を出力する。 従って、８ビットラッチ２にラッチされている抽出対象
の各ビット”Ａ”，　”Ｂ”，　”Ｃ”，　”Ｄ”，　
”Ｅ”，　”Ｆ”，　”Ｇ”，　”Ｈ”は３分周カウン
タ６から出力される出力用クロック信号ＣＫ２　に同期
してフリップフロップ４から図１１（ｊ）　及び図１３
（ｊ）　に示す如き出力データＤｏとして出力される。

【００１８】

【発明が解決しようとする課題】このような従来のビッ
ト抽出回路では、ｎｍ：１セレクタ　（８：１セレクタ
）　３の各１ビット分のレジスタを構成するｎ×ｍ個の
フリップフロップが必要であり、このため上述のような
回路を他の機能と共にＩＣとしてチップ上に構成した場
合には、入力データのパラレル数であるｎ及びそれから
抽出されるシリアルデータのビット数であるｍが大きく
なればなるほど、他の用途に使用可能なセル数が少なく
なるという問題が生じる。

【００１９】本発明はこのような事情に鑑みてなされた
ものであり、ＩＣ上に実現された場合に自身が占有する
セル数を削減して他の機能を充実することが可能なビッ
ト抽出回路の提供を目的とする。

【００２０】

【課題を解決するための手段】図１は本発明のビット抽
出回路の原理構成を示すブロック図である。本発明のビ
ット抽出回路は、高速度の第１クロック信号ＣＫ１　に
同期して入力されるｎパラレルデータから任意のビット
を抽出して第１クロック信号ＣＫ１　のｙ倍の低速度の
第２クロック信号ＣＫ２　に同期してｎｍビットのシリ
アルデータを出力するビット抽出回路であり、パラレル
データそれぞれを入力してシフトするｎ個のｍビットシ
フトレジスタ　１１，　１２　…１ｎと、第１クロック
信号ＣＫ１　をｙ倍して第２クロック信号ＣＫ２　を発
生するｙ分周手段６と、第２クロック信号ＣＫ２　をｎ
分周して第１クロック信号ＣＫ１　のｙｎ倍の周期の第
３クロック信号ＣＫ３　を発生するｎ分周カウンタ７と
、第１クロック信号ＣＫ１　と第３クロック信号ＣＫ３
　とが与えられ、いずれかを選択出力するクロック選択
手段３３と、第１クロック信号ＣＫ１　をそのｙｎｍ周
期を１フレームとしてカウントし、各１フレームにおい
てクロック選択手段３３に、第１クロック信号ＣＫ１　
のｍ周期までの期間は第１クロック信号ＣＫ１を選択さ
せ、その後は第３クロック信号ＣＫ３　を選択させるク
ロックセレクト信号ＳＥを発生する１周期カウント手段
５と、ｎ個のｍビットシフトレジスタ　１１，　１２　
…１ｎのいずれかの最終段から第２クロック信号ＣＫ２
　に同期してデータを出力させるセレクタ３２と、この
セレクタ３２により選択されたデータを第２クロック信
号ＣＫ２に同期して出力するシリアルデータ出力手段４
とを備えている。

【００２１】

【作用】本発明のビット抽出回路では、基本クロックで
ある第１クロック信号ＣＫ１　の最初のｍ周期では各ｍ
ビットシフトレジスタ１１，　１２…１ｎにクロック選
択手段３３により基本クロックである第１クロック信号
ＣＫ１　が与えられてそれぞれにｍ個のデータが入力さ
れ、その後は第１クロック信号ＣＫ１　のｙｎ倍の周期
の第３クロック信号ＣＫ３　が与えられて順次シフトさ
れる。この各データが第３クロック信号ＣＫ３　に同期
してシフトされる間に、セレクタ３２によりｍビットシ
フトレジスタ１１，　１２…１ｎが順次選択され、第２
クロック信号ＣＫ２　に同期してシリアルデータ出力手
段４から出力される。

【００２２】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２３】図２は本発明のビット抽出回路の構成の一
実施例を示すブロック図である。この実施例では、高速
入力されるｎビットパラレルの入力データＤｉ１，　Ｄ
ｉ２…Ｄｉｎ　から特定の２ｍビットのデータを抽出し
、第１クロック信号ＣＫである基本クロック信号ＣＫ１
　のｙ倍の周期のシリアルデータの出力用クロック信号
である第２クロック信号ＣＫ２　に同期してシリアルデ
ータとして出力する回路構成が示されている。

【００２４】図２において、参照符号１１乃至１ｎは従
来例と同様のｍビットシフトレジスタであり、それぞれ
にｎパラレルのディジタル信号の入力データＤｉ１，　
Ｄｉ２…Ｄｉｎ　が入力される。ｎ個のｍビットシフト
レジスタ１１，　１２…１ｎにはクロック信号ＣＫ１１
またはＣＫ３　のいずれかがセレクタ３３により与えら
れる。クロック信号ＣＫ１１は入力データＤｉ１，　Ｄ
ｉ２…Ｄｉｎ　それぞれから抽出対象のビットを各ｍビ
ットシフトレジスタ１１，　１２…１ｎへ取込ませるた
めのクロック、即ち抽出クロックであり、基本クロック
信号ＣＫ１　がＯＲゲート５０を通じて与えられる。ク
ロック信号ＣＫ３　は第３のクロック信号であり、各ｍ
ビットシフトレジスタ１１，　１２…１ｎ内でのシフト
用に使用され、基本クロック信号ＣＫ１　を後述するｙ
分周カウンタ６及びｎ分周カウンタ７で分周したｙｎ倍
の周期のクロック信号である。

【００２５】参照符号３２はｎ：１セレクタであり、各
ｍビットシフトレジスタ１１，　１２…１ｎのｍ番目の
レジスタＱｍに格納されているデータを選択してシリア
ルデータ出力手段であるフリップフロップ４へ出力する
。このｎ：１セレクタ３２の選択動作はｎ分周カウンタ
７から与えられる並列のｎビットのセレクト信号により
制御される。

【００２６】参照符号５は１フレーム周期カウンタであ
り、基本クロック信号ＣＫ１　のｙｎｍクロックに相当
する周期のクロック信号を出力する。換言すれば、１フ
レーム周期カウンタ５は基本クロック信号ＣＫ１　をｙ
ｎｍ分周する。

【００２７】この１フレーム周期カウンタ５は、基本ク
ロック信号ＣＫ１　をカウント値”１”　からｙｎｍ　
まで循環的にカウントするカウンタ５１と、このカウン
タ５１のカウント値をデコードするデコーダ５２と、デ
コーダ５２のデコード値”１”　がＪ入力端子に、”ｍ
”がＫ入力端子にそれぞれ入力されるＪＫフリップフロ
ップ５３と、ＪＫフリップフロップ５３の出力を反転す
るインバータ５４とにて構成されている。なお、デコー
ダ５２の”ｍ＋１”以上の出力がセレクタ３３及び　２
：１セレクタ３１に与えられている。

【００２８】従って、カウンタ５１のカウント値出力が
”１”　から”ｍ”　までの間はＪＫフリップフロップ
５３の出力は”１”になり、インバータ５４の出力は”
０”　になる。このインバータ５４の出力はＯＲゲート
５０の一方の入力端子に与えられており、その他方の入
力端子には基本クロック信号ＣＫ１　が与えられている
ので、カウンタ５１のカウント値出力が”１”　から”
ｍ”　までの間はセレクタ３３へワード抽出用クロック
信号ＣＫ１１として与えられる。また、カウンタ５１の
カウント値出力が”１”　から”ｍ＋１”になるまでの
間はセレクタ３３及び　２：１セレクタ３１には信号”
０”　が、”ｍ＋１”を越えた時点から”１”　にセッ
トされるまでの間はセレクタ３３及び　２：１セレクタ
３１には信号”１”　がそれぞれ与えられる。

【００２９】なお、　２：１セレクタ３１は４ビットシ
フトレジスタ１１の初段のレジスタＱ１または最終段の
レジスタＱｍのいずれかを選択するために備えられてい
る。

【００３０】参照符号６はｙ分周カウンタであり、最終
的に出力されるべきシリアルデータの同期のための出力
用クロック信号ＣＫ２　を基本クロック信号ＣＫ１　を
ｙ分周して発生し、ｎ分周カウンタ７及びフリップフロ
ップ４へ与えている。

【００３１】このような本発明のビット抽出回路の動作
について以下に説明するが、説明の便宜上、上述の図２
の構成を２ビットパラレルデータから８ビット（１ワー
ド）シリアルデータを抽出する回路に適用した場合につ
いて説明する。

【００３２】図３は本発明のビット抽出回路を、２５Ｍ
ｂ／ｓの２ビットパラレルデータから８Ｍｂ／ｓの８ビ
ット（１ワード）シリアルデータを抽出するようにした
一実施例の構成例を示すブロック図である。換言すれば
、図６のｎが２に、ｍが４に、ｙが３にそれぞれなるよ
うに構成した回路である。

【００３３】この実施例では、ｍビットシフトレジスタ
は４ビットシフトレジスタとして第１の４ビットシフト
レジスタ１１と第２の４ビットシフトレジスタ１２との
二つが備えられている。

【００３４】また、１フレーム周期カウンタ５は８Ｍｂ
／ｓの出力シリアルデータＤｏの１フレーム周期のクロ
ックを発生する。

【００３５】ｙ分周カウンタ６は３分周カウンタ６とし
て、２５Ｍｂ／ｓの基本クロック信号ＣＫ１の３倍の周
期の８Ｍｂ／ｓの出力用クロック信号ＣＫ２　を発生す
る。

【００３６】ｎ分周カウンタ７は２分周カウンタ７とし
て、３分周カウンタ６が出力するクロック信号ＣＫ２　
の更に２倍の周期のクロックを発生してセレクタ３３に
与えている他、並列の２ビットのセレクト信号をｎ：１
セレクタ３２に与えている。

【００３７】このような図３に示されている本発明の一
実施例の回路の動作について、図４，図５，図６及び図
７のタイミングチャートを参照して以下に説明する。

【００３８】なお、図４（ｆ）　と図５（ｆ）　とは共
に１フレーム周期カウンタ５の同一の出力を示しており
、図４の各波形と図５の各波形とは双方の（ｆ）　に示
されている１フレーム周期カウンタ５の波形を媒介とし
て共通の時間軸で表されている。

【００３９】また、図４と図６とは、図４の右側端と図
６の左側端とで本来連続したタイミングチャートであり
、更に図５と図７とは、図５の右側端と図７の左側端と
で本来連続したタイミングチャートである。そして、図
６（ｆ）　と図７（ｆ）　とは共に１フレーム周期カウ
ンタ５の同一の出力を示しており、図６の各波形と図７
の各波形とは双方の（ｆ）　に示されている１フレーム
周期カウンタ５の波形を媒介として共通の時間軸で表さ
れている。

【００４０】セレクタ３３には最初は、図５（ｌ）　に
示されているように、１フレーム周期カウンタ５から信
号”０”　が与えられていて、ＯＲゲート５０の出力で
あるクロック信号ＣＫ１１を選択している。従って、両
４ビットシフトレジスタ１１，　１２へは２５Ｍｂ／ｓ
のディジタル信号の入力データＤｉ１，　Ｄｉ２がそれ
ぞれ入力される。即ち、図４（ａ）　に示す如く、２５
Ｍｂ／ｓの入力データＤｉ１　にはビット”Ａ”，　”
Ｃ”，　”Ｅ”，　”Ｇ”が、また図４（ｃ）に示す如
く、２５Ｍｂ／ｓの入力データＤｉ２　にはビット”Ｂ
”，　”Ｄ”，　”Ｆ”，　”Ｈ”が順に含まれている
。これらの抽出対象のビット”Ａ”，　”Ｃ”，　”Ｅ
”，　”Ｇ”及び”Ｂ”，　”Ｄ”，　”Ｆ”，　”Ｈ
”はセレクタ３３から両４ビットシフトレジスタ１１，
　１２に与えられる抽出クロックである２５Ｍｂ／ｓの
クロック信号ＣＫ１１　（ワード抽出用クロック）　に
より、図４（ｂ）　及び図４（ｄ）　に示す如く、両４
ビットシフトレジスタ１１，　１２の各レジスタＱ１，
　Ｑ２，Ｑ３，　Ｑ４にそれぞれ格納される。

【００４１】そして、この時点で１フレーム周期カウン
タ５からセレクタ３３に与えられているセレクト信号Ｓ
Ｅは図５（ｌ）　に示されているように”１”　になる
ので、セレクタ３３の出力が抽出クロック信号ＣＫ１１
からシフト用クロック信号ＣＫ３　に切換えられ、即ち
両４ビットシフトレジスタ１１，　１２には図５（ｉ）
　に示されている２分周カウンタ７から出力されている
クロックが与えられるようになる。 これにより、両４ビットシフトレジスタ１１，　１２内
では、図４（ｂ）　及び（ｄ）　に示す如く、それぞれ
のレジスタの格納内容であるデータが順次シフトされる
。

【００４２】そして、２分周カウンタ７から２：１セレ
クタ３２には、図５（ｊ）　に示す如く、並列の２ビッ
トのセレクト信号が与えられているので、両４ビットシ
フトレジスタ１１，　１２の最終段のレジスタＱ４に順
次シフトされるデータが交互に２：１セレクタ３２によ
り選択されてフリップフロップ４へ出力される。但し、
第１の４ビットシフトレジスタ１１から最初にデータを
読出す場合のみ、図５（ｌ）　に示されている１フレー
ム周期カウンタ５のセレクト信号により、初段Ｑ１のデ
ータが読出される。

【００４３】従って、両４ビットシフトレジスタ１１，
　１２からはビット”Ａ”，　”Ｂ”，　”Ｃ”，　”
Ｄ”，”Ｅ”，　”Ｆ”，　”Ｇ”，”Ｈ”の順にフリ
ップフロップ４へ出力される。フリップフロップ４は３
分周カウンタ６から与えられている図５（ｈ）　及び図
７（ｈ）　に示す如き基本クロック信号ＣＫ１　の３倍
の周期の出力用クロック信号ＣＫ２　に同期して上述の
各ビット”Ａ”，　”Ｂ”，　”Ｃ”，　”Ｄ”，　”
Ｅ”，　”Ｆ”，　”Ｇ”，　”Ｈ”を図５（ｋ）　及
び図７（ｋ）　に示す如く出力データＤｏとして出力す
る。

【００４４】なお、上記実施例では出力されるシリアル
データＤｏは８ビット単位、即ち１ワードとしているが
、これに限ることはなく、任意のビット数が可能である
。

【００４５】

【発明の効果】以上に詳述した如く、本発明のビット抽
出回路によれば、従来はｍビットシフトレジスタ１１，
　１２…１ｎの出力データを一旦ｎｍビットラッチ　（
２パラレルデータから８ビットシリアルデータを抽出場
合には８ビットラッチ）にラッチさせた後にシリアルデ
ータとして出力させる順に選択出力していたのを、ｍビ
ットシフトレジスタ１１，　１２…１ｎに基本のクロッ
ク信号ＣＫと出力用クロック信号を更にｎ分周したクロ
ック信号とを選択的に与えることにより８ビットラッチ
としての役割も持たせているので、ハードウェア量が大
幅に削減されて集積回路として構築した場合の有効利用
が可能になる。

【図面の簡単な説明】

【図１】本発明のビット抽出回路の原理構成を示すブロ
ック図である。

【図２】本発明のビット抽出回路の構成の一実施例を示
すブロック図である。

【図３】本発明のビット抽出回路を、２５Ｍｂ／ｓの２
ビットパラレルデータから８Ｍｂ／ｓの８ビット（１ワ
ード）シリアルデータを抽出するようにした構成の一実
施例を示すブロック図である。

【図４】図３の構成の本発明のビット抽出回路の動作説
明のためのタイミングチャートである。

【図５】図３の構成の本発明のビット抽出回路の動作説
明のためのタイミングチャートである。

【図６】図３の構成の本発明のビット抽出回路の動作説
明のためのタイミングチャートである。

【図７】図３の構成の本発明のビット抽出回路の動作説
明のためのタイミングチャートである。

【図８】高速度で送信されてくるパラレルデータ中から
特定のビットを抽出し、低速度のシリアルデータ列とし
て出力する回路の従来の構成例を示すブロック図である
。

【図９】図８の従来例の構成を２ビットパラレルデータ
から８ビット（１ワード）のシリアルデータを３倍の周
期で抽出する回路に適用した構成を示すブロック図であ
る。

【図１０】図９の従来例の動作説明のためのタイミング
チャートである。

【図１１】図９の従来例の動作説明のためのタイミング
チャートである。

【図１２】図９の従来例の動作説明のためのタイミング
チャートである。

【図１３】図９の従来例の動作説明のためのタイミング
チャートである。

【符号の説明】

４　　　　シリアルデータ出力手段　（フリップフロッ
プ）５　　　　１周期カウント手段 ６　　　　ｙ分周カウンタ ７　　　　ｎ分周カウンタ １１，　１２…１ｎ　　　　ｍビットシフトレジスタ３
２　　　　セレクタ ３３　　　　クロック選択手段　（セレクタ）ＳＥ　　
　　セレクト信号 ＣＫ１　　　第１クロック信号 ＣＫ２　　　第２クロック信号 ＣＫ３　　　第３クロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　高速度の第１クロック信号（ＣＫ１）
   　に同期して入力されるｎパラレルデータから任意のビ
   ットを抽出して前記第１クロック信号（ＣＫ１）　のｙ
   倍の低速度の第２クロック信号（ＣＫ２）　に同期して
   ｎｍビットのシリアルデータを出力するビット抽出回路
   において、前記パラレルデータそれぞれを入力してシフ
   トするｎ個のｍビットシフトレジスタ　（１１，　１２
   …１ｎ）　と、前記第２クロック信号（ＣＫ２）　をｎ
   分周して前記第１クロック信号（ＣＫ１）　のｙｎ倍の
   周期の第３クロック信号（ＣＫ３）　を発生するｎ分周
   カウンタ（７）　と、前記第１クロック信号（ＣＫ１）
   　と前記第３クロック信号（ＣＫ３）　とが与えられ、
   いずれかを選択出力するクロック選択手段（３３）と、
   前記第１クロック信号（ＣＫ１）　をそのｙｎｍ周期を
   １フレームとしてカウントし、各１フレームにおいて前
   記クロック選択手段（３３）に、前記第１クロック信号
   （ＣＫ１）　のｍ周期までの期間は前記第１クロック信
   号（ＣＫ１）　を選択させ、その後は前記第３クロック
   信号（ＣＫ３）　を選択させるクロックセレクト信号（
   ＳＥ）を発生する１周期カウント手段（５）　と、前記
   ｎ個のｍビットシフトレジスタ　（１１，　１２…１ｎ
   ）のいずれかの最終段から前記第２クロック信号（ＣＫ
   ２）　に同期してデータを出力させるセレクタ（３２）
   と、該セレクタ（３２）により選択されたデータを前記
   第２クロック信号（ＣＫ２）　に同期して２ｍビットシ
   リアルデータとして出力するシリアルデータ出力手段（
   ４）　とを備えたことを特徴とするビット抽出回路。
2. 【請求項２】　　高速度の第１クロック信号（ＣＫ１）
   　に同期して入力される２パラレルデータから任意のビ
   ットを抽出して前記第１クロック信号（ＣＫ１）　の３
   倍の低速度の第２クロック信号（ＣＫ２）　に同期して
   ８ビットのシリアルデータを出力するビット抽出回路に
   おいて、前記パラレルデータそれぞれを入力してシフト
   する第１，第２の４ビットシフトレジスタスタ　（１１
   ，　１２）　と、前記第２クロック信号（ＣＫ２）　を
   ２分周して前記第１クロック信号（ＣＫ１）　の６倍の
   周期の第３クロック信号（ＣＫ３）　を発生する２分周
   カウンタ（７）　と、前記第１クロック信号（ＣＫ１）
   　と前記第３クロック信号（ＣＫ３）　とが与えられ、
   いずれかを選択出力するクロック選択手段（３３）と、
   前記第１クロック信号（ＣＫ１）　をその２４周期を１
   フレームとしてカウントし、各１フレームにおいて前記
   クロック選択手段（３３）に、前記第１クロック信号（
   ＣＫ１）の４周期までの期間は前記第１クロック信号（
   ＣＫ１）　を選択させ、その後は前記第３クロック信号
   （ＣＫ３）　を選択させるクロックセレクト信号（ＳＥ
   ）を発生する１フレーム周期カウンタ（５）　と、前記
   第１，第２の４ビットシフトレジスタ　（１１，　１２
   ）　のいずれかの最終段から前記第２クロック信号（Ｃ
   Ｋ２）　に同期してデータを出力させるセレクタ（３２
   ）と、該セレクタ（３２）により選択されたデータを前
   記第２クロック信号（ＣＫ２）　に同期して８ビットシ
   リアルデータとして出力するシリアルデータ出力手段（
   ４）　とを備えたことを特徴とするビット抽出回路。