JPH04343236A - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
- Publication number
- JPH04343236A JPH04343236A JP3115148A JP11514891A JPH04343236A JP H04343236 A JPH04343236 A JP H04343236A JP 3115148 A JP3115148 A JP 3115148A JP 11514891 A JP11514891 A JP 11514891A JP H04343236 A JPH04343236 A JP H04343236A
- Authority
- JP
- Japan
- Prior art keywords
- bonding pad
- integrated circuit
- well
- circuit device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路装置に関
し、特にＭＯＳ集積回路装置のボンディングパッドの構
造に関する。
し、特にＭＯＳ集積回路装置のボンディングパッドの構
造に関する。
【０００２】
【従来の技術】従来のＭＯＳ集積回路装置のボンディン
グパッドは、ボンディングパッドから金属導体を引き出
して出力バッファ，もしくは静電破壊対策用のダミーバ
ッファに接続されているのが一般的である。
グパッドは、ボンディングパッドから金属導体を引き出
して出力バッファ，もしくは静電破壊対策用のダミーバ
ッファに接続されているのが一般的である。
【０００３】図２（ａ），（ｂ）は、従来のＭＯＳ集積
回路装置のボンディングパッドとこれに接続された出力
バッファ回路，もしくは静電破壊対策用のダミーバッフ
ァ回路との一例を示す構造平面図，構造断面図である。 図２（ｂ）は図２（ａ）のＢ−Ｂ’線における構造断面
図である。
回路装置のボンディングパッドとこれに接続された出力
バッファ回路，もしくは静電破壊対策用のダミーバッフ
ァ回路との一例を示す構造平面図，構造断面図である。 図２（ｂ）は図２（ａ）のＢ−Ｂ’線における構造断面
図である。
【０００４】Ｐ型の半導体基板１上には、酸化膜５を介
して金属導体からなるボンディングパッド６が設けられ
ている。ボンディングパッド６から一定間隔離れた位置
のＰ型の半導体基板１表面には、ゲート電極となる多結
晶シリコン８，ドレイン，ソースとなるＮ＋ 拡散層３
，４から構成されたバッファ回路が設けられている。Ｎ
＋ 拡散層４は金属導体からなる配線７ｂに接続され、
Ｎ＋ 拡散層３は金属導体からなる配線７ａを介してボ
ンディングパッド６に接続されている。
して金属導体からなるボンディングパッド６が設けられ
ている。ボンディングパッド６から一定間隔離れた位置
のＰ型の半導体基板１表面には、ゲート電極となる多結
晶シリコン８，ドレイン，ソースとなるＮ＋ 拡散層３
，４から構成されたバッファ回路が設けられている。Ｎ
＋ 拡散層４は金属導体からなる配線７ｂに接続され、
Ｎ＋ 拡散層３は金属導体からなる配線７ａを介してボ
ンディングパッド６に接続されている。
【０００５】
【発明が解決しようとする課題】上述した従来のＭＯＳ
集積回路装置におけるボンディングパッド（バッファ回
路を含めて）の構造では、ボンディングパッドより配線
を引き出して一定間隔離れた位置に設けられたバッファ
回路に接続するため、半導体基板上における面積の活用
面に無駄が多く、かつＭＯＳ集積回路装置の縮小化に対
してＭＯＳ集積回路装置全体の表面積に対するこの部分
の面積占有率が増大するという欠点があった。
集積回路装置におけるボンディングパッド（バッファ回
路を含めて）の構造では、ボンディングパッドより配線
を引き出して一定間隔離れた位置に設けられたバッファ
回路に接続するため、半導体基板上における面積の活用
面に無駄が多く、かつＭＯＳ集積回路装置の縮小化に対
してＭＯＳ集積回路装置全体の表面積に対するこの部分
の面積占有率が増大するという欠点があった。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ集積回路
は、一導電型の半導体基板上に半導体基板と接続したボ
ンディングパッドを有し、ボンディングパッド直下の半
導体基板表面に逆導電型のウェルを有し、ウェル内に逆
導電型のドレインを有し、ウェルの周辺の半導体基板表
面に空隙を持って逆導電型のソースを有し、ゲート絶縁
膜を介してボンディングパッドの周辺の空隙上にバッフ
ァ回路のゲート電極を有している。
は、一導電型の半導体基板上に半導体基板と接続したボ
ンディングパッドを有し、ボンディングパッド直下の半
導体基板表面に逆導電型のウェルを有し、ウェル内に逆
導電型のドレインを有し、ウェルの周辺の半導体基板表
面に空隙を持って逆導電型のソースを有し、ゲート絶縁
膜を介してボンディングパッドの周辺の空隙上にバッフ
ァ回路のゲート電極を有している。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ），（ｂ）は、本発明の一実施例のＭＯＳ集
積回路装置におけるボンディングパッドおよびこれに接
続された静電破壊対策用のダミーバッファ回路を示す構
造平面図，構造断面図である。図１（ｂ）は図１（ａ）
のＡ−Ａ’線における構造断面図である。
。図１（ａ），（ｂ）は、本発明の一実施例のＭＯＳ集
積回路装置におけるボンディングパッドおよびこれに接
続された静電破壊対策用のダミーバッファ回路を示す構
造平面図，構造断面図である。図１（ｂ）は図１（ａ）
のＡ−Ａ’線における構造断面図である。
【０００８】Ｐ型の半導体基板１上には、金属導体から
なるボンディングパッド６が半導体基板１に密着して設
けられている。ボンディングパッド６直下の半導体基板
１表面にはＮウェル２が設けられ、Ｎウェル２内には静
電破壊対策用のダミーバッファ回路のＮ＋ 拡散層（ド
レイン）３が設けられている。ボンディングパッド６は
Ｎ＋ 拡散層（ドレイン）３と電気的に接続している。 Ｎウェル２の周辺の半導体基板１表面には、空隙を持っ
て静電破壊対策用のダミーバッファ回路のＮ＋ 拡散層
（ソース）４が設けられている。酸化膜５を介したボン
ディングパッド６の周辺の空隙上には、ゲート絶縁膜を
介して多結晶シリコン８からなる静電破壊対策用のダミ
ーバッファ回路のゲート電極が設けられている。Ｎ＋
拡散層（ソース）４は、金属導体からなる配線７と接続
している。ボンディングパッド６を構成する金属導体は
延在され、ＭＯＳ集積回路装置の内部回路（図示せず）
と接続される。
なるボンディングパッド６が半導体基板１に密着して設
けられている。ボンディングパッド６直下の半導体基板
１表面にはＮウェル２が設けられ、Ｎウェル２内には静
電破壊対策用のダミーバッファ回路のＮ＋ 拡散層（ド
レイン）３が設けられている。ボンディングパッド６は
Ｎ＋ 拡散層（ドレイン）３と電気的に接続している。 Ｎウェル２の周辺の半導体基板１表面には、空隙を持っ
て静電破壊対策用のダミーバッファ回路のＮ＋ 拡散層
（ソース）４が設けられている。酸化膜５を介したボン
ディングパッド６の周辺の空隙上には、ゲート絶縁膜を
介して多結晶シリコン８からなる静電破壊対策用のダミ
ーバッファ回路のゲート電極が設けられている。Ｎ＋
拡散層（ソース）４は、金属導体からなる配線７と接続
している。ボンディングパッド６を構成する金属導体は
延在され、ＭＯＳ集積回路装置の内部回路（図示せず）
と接続される。
【０００９】ボンディングパッド６と配線７との間隔は
、ボンディングパッド６と多結晶シリコン８との間に介
在する酸化膜５の幅を変動させることにより、所望の値
に設定できる。換言すれば、ボンディングパッド６とＮ
＋ 拡散層（ドレイン）３とのオーバーラップ量を調整
することにより、ボンディングパッド６と配線７との間
隔を所望の値にすることができる。本実施例においては
、Ｎウェル２の端部とＮ＋ 拡散層（ドレイン）３の端
部とは一致しているが、この形状に限定する必要はない
。
、ボンディングパッド６と多結晶シリコン８との間に介
在する酸化膜５の幅を変動させることにより、所望の値
に設定できる。換言すれば、ボンディングパッド６とＮ
＋ 拡散層（ドレイン）３とのオーバーラップ量を調整
することにより、ボンディングパッド６と配線７との間
隔を所望の値にすることができる。本実施例においては
、Ｎウェル２の端部とＮ＋ 拡散層（ドレイン）３の端
部とは一致しているが、この形状に限定する必要はない
。
【００１０】Ｎ＋ 拡散層（ドレイン）３の下にＮウェ
ル２を設けてある目的は、ボンディングパッド６にボン
ディング線（図示せず）を接続する際、ボンディングパ
ッド６に加わるストレスを緩和するためである。ボンデ
ィングパッド６直下が接合の深さの浅いＮ＋ 拡散層（
ドレイン）３のみから構成されているならば、このスト
レスにより発生する結晶欠陥により、Ｎ＋ 拡散層（ド
レイン）３における接合耐圧の低下，接合リークの増大
等を招くことになる。
ル２を設けてある目的は、ボンディングパッド６にボン
ディング線（図示せず）を接続する際、ボンディングパ
ッド６に加わるストレスを緩和するためである。ボンデ
ィングパッド６直下が接合の深さの浅いＮ＋ 拡散層（
ドレイン）３のみから構成されているならば、このスト
レスにより発生する結晶欠陥により、Ｎ＋ 拡散層（ド
レイン）３における接合耐圧の低下，接合リークの増大
等を招くことになる。
【００１１】
【発明の効果】以上説明したように本発明のＭＯＳ集積
回路装置は、出力バッファ回路，もしくは静電破壊対策
用のダミーバッファ回路のドレインと接続するボンディ
ングパッドをドレインの直上に設け、出力バッファ回路
，もしくは静電破壊対策用のダミーバッファ回路のゲー
ト電極並びにソースをボンディングパッドの周囲に設け
ることにより、ボンディングパッド並びに出力バッファ
回路，もしくは静電破壊対策用のダミーバッファ回路か
ら構成される部分の占有面積を低減することができる。 このため、ＭＯＳ集積回路装置の集積度を向上させるこ
とに対して効果がある。
回路装置は、出力バッファ回路，もしくは静電破壊対策
用のダミーバッファ回路のドレインと接続するボンディ
ングパッドをドレインの直上に設け、出力バッファ回路
，もしくは静電破壊対策用のダミーバッファ回路のゲー
ト電極並びにソースをボンディングパッドの周囲に設け
ることにより、ボンディングパッド並びに出力バッファ
回路，もしくは静電破壊対策用のダミーバッファ回路か
ら構成される部分の占有面積を低減することができる。 このため、ＭＯＳ集積回路装置の集積度を向上させるこ
とに対して効果がある。
【図１】本発明の一実施例を説明するための図であり、
分図（ａ）は構造平面図，分図（ｂ）は分図（ａ）のＡ
−Ａ’線における構造断面図である。
分図（ａ）は構造平面図，分図（ｂ）は分図（ａ）のＡ
−Ａ’線における構造断面図である。
【図２】従来のＭＯＳ集積回路装置を説明するための図
であり、分図（ａ）は構造平面図，分図（ｂ）は分図（
ａ）のＢ−Ｂ’線における構造断面図である。
であり、分図（ａ）は構造平面図，分図（ｂ）は分図（
ａ）のＢ−Ｂ’線における構造断面図である。
１ 半導体基板
２ Ｎウェル
３ Ｎ＋ 拡散層（ドレイン）
４ Ｎ＋ 拡散層（ソース）
５ 酸化膜
６ ボンディングパッド
７，７ａ，７ｂ 配線
８ 多結晶シリコン
Claims (1)
- 【請求項１】 一導電型の半導体基板上に前記半導体
基板と接続したボンディングパッドを有し、前記ボンデ
ィングパッド直下の前記半導体基板表面に逆導電型のウ
ェルを有し、前記ウェル内に逆導電型のドレインを有し
、前記ウェルの周辺の前記半導体基板表面に空隙を持っ
て逆導電型のソースを有し、ゲート絶縁膜を介して前記
ボンディングパッドの周辺の前記空隙上にバッファ回路
のゲート電極を有することを特徴とるＭＯＳ集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115148A JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115148A JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343236A true JPH04343236A (ja) | 1992-11-30 |
| JP2642000B2 JP2642000B2 (ja) | 1997-08-20 |
Family
ID=14655503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115148A Expired - Lifetime JP2642000B2 (ja) | 1991-05-21 | 1991-05-21 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642000B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147001A (ja) * | 2007-12-12 | 2009-07-02 | Seiko Instruments Inc | 半導体装置 |
-
1991
- 1991-05-21 JP JP3115148A patent/JP2642000B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147001A (ja) * | 2007-12-12 | 2009-07-02 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2642000B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |