JPH04343259A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPH04343259A JPH04343259A JP3115117A JP11511791A JPH04343259A JP H04343259 A JPH04343259 A JP H04343259A JP 3115117 A JP3115117 A JP 3115117A JP 11511791 A JP11511791 A JP 11511791A JP H04343259 A JPH04343259 A JP H04343259A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0648—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by arranging the quantisation value generators in a non-sequential pattern layout, e.g. symmetrical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＤＡ変換精度を高めた
複数のＤＡ変換部から成るＤＡ変換器に関する。
複数のＤＡ変換部から成るＤＡ変換器に関する。
【０００２】
【従来の技術】図５は、図６に示す従来のＤＡ変換器を
構成する４つのＤＡ変換部ＤＡ１〜ＤＡ４のうち、１つ
のＤＡ変換部の内部構成を示した回路図である。同図に
示すように、ＤＡ変換部ＤＡ（ＤＡ１〜ＤＡ４）はスイ
ッチ部２及び抵抗部３から構成され、デコーダ部１の出
力に基づきアナログ出力ＶＤＡを出力する。デコーダ部
１はＡＮＤゲート１１〜１４、インバータ１５及びＮＯ
Ｒゲート１６〜１９から構成され、ＡＮＤゲート１１〜
１４それぞれの一方入力としてデジタル信号ｂ０〜ｂ３
を取り込み、他方入力としてデジタル制御信号ＣＬを共
通に取り込む。また、ＮＯＲゲート１６〜１９それぞれ
の一方入力としてＡＮＤゲート１１〜１４の出力を取り
込み、他方入力としてデジタル制御信号ＣＵを共通に取
り込む。また、インバータ１５はデジタル制御信号ＣＵ
を入力としている。そして、インバータ１５、ＮＯＲゲ
ート１６〜１９の出力がそれぞれスイッチ部２に付与さ
れる。
構成する４つのＤＡ変換部ＤＡ１〜ＤＡ４のうち、１つ
のＤＡ変換部の内部構成を示した回路図である。同図に
示すように、ＤＡ変換部ＤＡ（ＤＡ１〜ＤＡ４）はスイ
ッチ部２及び抵抗部３から構成され、デコーダ部１の出
力に基づきアナログ出力ＶＤＡを出力する。デコーダ部
１はＡＮＤゲート１１〜１４、インバータ１５及びＮＯ
Ｒゲート１６〜１９から構成され、ＡＮＤゲート１１〜
１４それぞれの一方入力としてデジタル信号ｂ０〜ｂ３
を取り込み、他方入力としてデジタル制御信号ＣＬを共
通に取り込む。また、ＮＯＲゲート１６〜１９それぞれ
の一方入力としてＡＮＤゲート１１〜１４の出力を取り
込み、他方入力としてデジタル制御信号ＣＵを共通に取
り込む。また、インバータ１５はデジタル制御信号ＣＵ
を入力としている。そして、インバータ１５、ＮＯＲゲ
ート１６〜１９の出力がそれぞれスイッチ部２に付与さ
れる。
【０００３】ＤＡ変換部ＤＡのスイッチ部２は、基準電
圧ＶＲＥＦ ，接地レベル間に介挿されたインバータ２
１〜２５から構成される。インバータ２１〜２５は、直
列に接続されたＰチャネルトランジスタＱ１及びＮチャ
ネルトランジスタＱ２から構成され、それぞれ２１〜２
５の入力として、デコーダ部１のインバータ１５，ＮＯ
Ｒゲート１６〜１９の出力をそれぞれ取り込む。そして
、インバータ２１〜２５の出力が抵抗部３に付与される
。
圧ＶＲＥＦ ，接地レベル間に介挿されたインバータ２
１〜２５から構成される。インバータ２１〜２５は、直
列に接続されたＰチャネルトランジスタＱ１及びＮチャ
ネルトランジスタＱ２から構成され、それぞれ２１〜２
５の入力として、デコーダ部１のインバータ１５，ＮＯ
Ｒゲート１６〜１９の出力をそれぞれ取り込む。そして
、インバータ２１〜２５の出力が抵抗部３に付与される
。
【０００４】ＤＡ変換部ＤＡの抵抗部３は、抵抗値２Ｒ
（Ｒは基準抵抗値）の抵抗３１〜３５及び抵抗値Ｒの抵
抗３６〜３８から構成される。抵抗３１〜３５の一端は
それぞれスイッチ部２のインバータ２１〜２５の出力に
接続される。一方、抵抗３１，３２の他端は共通に接続
され、抵抗３２，３３の他端間、３３，３４の他端間及
び３４，３５の他端間にそれぞれ抵抗３６、３７及び３
８が介挿される。そして、抵抗３５，３８間の出力ノー
ドＮＶより得られる電位ＶＤＡが、デジタル信号ｂ０〜
ｂ３及びデジタル制御信号ＣＬ、ＣＵに基づきＤＡ変換
された電位となる。すなわち、デジタル制御信号ＣＬ及
びＣＵが共に０の場合、デジタル信号ｂ０〜ｂ３に関係
なくすべてのインバータ２１〜２５の出力は接地され、
テジタル制御信号ＣＬが１でＣＵが０の場合、インバー
タ２１の出力は接地され、各インバータ２２〜２５の出
力値はそれぞれデジタル信号ｂ０〜ｂ３のＨ，Ｌにより
決定する。また、デシタル制御信号ＣＬ及びＣＵが共に
１の場合、すべてのインバータ２１〜２５の出力がすべ
て基準電圧ＶＲＥＦ となる。
（Ｒは基準抵抗値）の抵抗３１〜３５及び抵抗値Ｒの抵
抗３６〜３８から構成される。抵抗３１〜３５の一端は
それぞれスイッチ部２のインバータ２１〜２５の出力に
接続される。一方、抵抗３１，３２の他端は共通に接続
され、抵抗３２，３３の他端間、３３，３４の他端間及
び３４，３５の他端間にそれぞれ抵抗３６、３７及び３
８が介挿される。そして、抵抗３５，３８間の出力ノー
ドＮＶより得られる電位ＶＤＡが、デジタル信号ｂ０〜
ｂ３及びデジタル制御信号ＣＬ、ＣＵに基づきＤＡ変換
された電位となる。すなわち、デジタル制御信号ＣＬ及
びＣＵが共に０の場合、デジタル信号ｂ０〜ｂ３に関係
なくすべてのインバータ２１〜２５の出力は接地され、
テジタル制御信号ＣＬが１でＣＵが０の場合、インバー
タ２１の出力は接地され、各インバータ２２〜２５の出
力値はそれぞれデジタル信号ｂ０〜ｂ３のＨ，Ｌにより
決定する。また、デシタル制御信号ＣＬ及びＣＵが共に
１の場合、すべてのインバータ２１〜２５の出力がすべ
て基準電圧ＶＲＥＦ となる。
【０００５】各ＤＡ変換部ＤＡ１〜ＤＡ４における制御
信号ＣＬ、ＣＵは、表１に示すように、デジタル信号の
上位ビットｂ４，ｂ５により決定される信号である。し
たがって、デジタル信号ｂ５〜ｂ０に基づきＤＡ変換部
ＤＡ１〜ＤＡ４はＤＡ１，ＤＡ２，ＤＡ３，ＤＡ４の順
にフルスケールになる。
信号ＣＬ、ＣＵは、表１に示すように、デジタル信号の
上位ビットｂ４，ｂ５により決定される信号である。し
たがって、デジタル信号ｂ５〜ｂ０に基づきＤＡ変換部
ＤＡ１〜ＤＡ４はＤＡ１，ＤＡ２，ＤＡ３，ＤＡ４の順
にフルスケールになる。
【０００６】
【表１】
【０００７】図７は、表１に示したデジタル制御信号ｂ
５，ｂ６をデコードしデジタル制御信号ＣＬ，ＣＵを出
力するデコード回路の内部構成を示す回路図である。同
図に示すように、デコード回路はＯＲゲート５１とＡＮ
Ｄゲート５２とから構成され、ＯＲゲート５１及びＡＮ
Ｄゲート５２双方の一方入力，他方入力として、デジタ
ル信号ｂ４，ｂ５が取り込まれる。そして、ＯＲゲート
５１の出力が制御信号Ｓ１、デジタル信号ｂ５がそのま
ま制御信号Ｓ２、ＡＮＤゲート５２の出力が制御信号Ｓ
３となる。
５，ｂ６をデコードしデジタル制御信号ＣＬ，ＣＵを出
力するデコード回路の内部構成を示す回路図である。同
図に示すように、デコード回路はＯＲゲート５１とＡＮ
Ｄゲート５２とから構成され、ＯＲゲート５１及びＡＮ
Ｄゲート５２双方の一方入力，他方入力として、デジタ
ル信号ｂ４，ｂ５が取り込まれる。そして、ＯＲゲート
５１の出力が制御信号Ｓ１、デジタル信号ｂ５がそのま
ま制御信号Ｓ２、ＡＮＤゲート５２の出力が制御信号Ｓ
３となる。
【０００８】これらの制御信号Ｓ１〜Ｓ３において、制
御信号Ｓ１をＤＡ変換部ＤＡ１のデジタル制御信号ＣＵ
及びＤＡ変換部ＤＡ２のデジタル制御信号ＣＬとして付
与し、制御信号Ｓ２をＤＡ変換部ＤＡ２のデジタル制御
信号ＣＵ及びＤＡ変換部ＤＡ３のデジタル制御信号ＣＬ
として付与し、制御信号Ｓ３をＤＡ変換部ＤＡ３のデジ
タル制御信号ＣＵ及びＤＡ変換部ＤＡ４のデジタル制御
信号ＣＬとして付与する。なお、ＤＡ変換部ＤＡ１のデ
ジタル制御信号ＣＬは常に１であるため、ＤＡ変換部Ｄ
Ａ１に接続される図５で示したデコード部１のＡＮＤゲ
ート１１〜１４を除去し、デジタル信号ｂ０〜ｂ３がそ
のままＮＯＲゲート１６〜１９に取り込まれるようにす
ることにより代用でき、ＤＡ変換部ＤＡ４のデジタル制
御信号ＣＵは常に０であるため、ＤＡ変換部ＤＡ４に接
続されるデコード部１におけるインバータ１５及びＮＯ
Ｒゲート１６〜１９を除去し、インバータ１５の代りに
接地レベルをインバータ２１に付与し、ＮＯＲゲート１
６〜１９の代りにＡＮＤゲート１１〜１４の出力をそれ
ぞれ入力としたインバータを用いることにより代用でき
る。
御信号Ｓ１をＤＡ変換部ＤＡ１のデジタル制御信号ＣＵ
及びＤＡ変換部ＤＡ２のデジタル制御信号ＣＬとして付
与し、制御信号Ｓ２をＤＡ変換部ＤＡ２のデジタル制御
信号ＣＵ及びＤＡ変換部ＤＡ３のデジタル制御信号ＣＬ
として付与し、制御信号Ｓ３をＤＡ変換部ＤＡ３のデジ
タル制御信号ＣＵ及びＤＡ変換部ＤＡ４のデジタル制御
信号ＣＬとして付与する。なお、ＤＡ変換部ＤＡ１のデ
ジタル制御信号ＣＬは常に１であるため、ＤＡ変換部Ｄ
Ａ１に接続される図５で示したデコード部１のＡＮＤゲ
ート１１〜１４を除去し、デジタル信号ｂ０〜ｂ３がそ
のままＮＯＲゲート１６〜１９に取り込まれるようにす
ることにより代用でき、ＤＡ変換部ＤＡ４のデジタル制
御信号ＣＵは常に０であるため、ＤＡ変換部ＤＡ４に接
続されるデコード部１におけるインバータ１５及びＮＯ
Ｒゲート１６〜１９を除去し、インバータ１５の代りに
接地レベルをインバータ２１に付与し、ＮＯＲゲート１
６〜１９の代りにＡＮＤゲート１１〜１４の出力をそれ
ぞれ入力としたインバータを用いることにより代用でき
る。
【０００９】上記構成のＤＡ変換部ＤＡの出力電圧ＶＤ
Ａは以下の数１に示すように決定する。
Ａは以下の数１に示すように決定する。
【００１０】
【数１】
【００１１】なお、数１において、ｂ００がインバータ
２１の出力の１（Ｈ），０（Ｌ）を示し、ｂ０１はイン
バータ２２の出力の１，０を示し、ｂ１がインバータ２
３の出力の１，０を示し、ｂ２がインバータ２４の出力
の１，０を示し、ｂ３がインバータ２５の出力の１，０
を示す。
２１の出力の１（Ｈ），０（Ｌ）を示し、ｂ０１はイン
バータ２２の出力の１，０を示し、ｂ１がインバータ２
３の出力の１，０を示し、ｂ２がインバータ２４の出力
の１，０を示し、ｂ３がインバータ２５の出力の１，０
を示す。
【００１２】図６は図５で示したＤＡ変換部ＤＡ１〜Ｄ
Ａ４を４個並列に接続することにより形成されるＤＡ変
換器の構成を示す説明図である。同図に示すように、デ
コーダ回路１０はデジタル信号ＤＤＩ（ｂ５〜ｂ０）を
取り込み、該デジタル信号ＤＤＩに基づきデコード処理
を行い、デコード信号Ｄ１〜Ｄ４をＤＡ変換部ＤＡ１〜
ＤＡ４にそれぞれ出力する。なお、デコーダ回路１０は
、図５で示したデコード部１及び図７で示したデコード
部を内部に含んだ回路である。
Ａ４を４個並列に接続することにより形成されるＤＡ変
換器の構成を示す説明図である。同図に示すように、デ
コーダ回路１０はデジタル信号ＤＤＩ（ｂ５〜ｂ０）を
取り込み、該デジタル信号ＤＤＩに基づきデコード処理
を行い、デコード信号Ｄ１〜Ｄ４をＤＡ変換部ＤＡ１〜
ＤＡ４にそれぞれ出力する。なお、デコーダ回路１０は
、図５で示したデコード部１及び図７で示したデコード
部を内部に含んだ回路である。
【００１３】一方、各ＤＡ変換部ＤＡ１〜ＤＡ４は基準
電圧ＶＲＥＦ 及び接地レベルを取り込み、それぞれデ
コーダ回路１０のデコード出力Ｄ１〜Ｄ４に基づきＤＡ
変換を行う。これらのＤＡ変換部ＤＡ１〜ＤＡ４は、そ
れぞれの出力ノードＮＶを共通に接続することにより、
ＤＡ変換部ＤＡ１〜ＤＡ４の並列接続を実現している。 したがって、ＤＡ変換器のアナログ出力ＶＡは、ＤＡ変
換部ＤＡ１〜ＤＡ４の出力抵抗がＲで均一であると仮定
した場合、数２に示すように決定される。
電圧ＶＲＥＦ 及び接地レベルを取り込み、それぞれデ
コーダ回路１０のデコード出力Ｄ１〜Ｄ４に基づきＤＡ
変換を行う。これらのＤＡ変換部ＤＡ１〜ＤＡ４は、そ
れぞれの出力ノードＮＶを共通に接続することにより、
ＤＡ変換部ＤＡ１〜ＤＡ４の並列接続を実現している。 したがって、ＤＡ変換器のアナログ出力ＶＡは、ＤＡ変
換部ＤＡ１〜ＤＡ４の出力抵抗がＲで均一であると仮定
した場合、数２に示すように決定される。
【００１４】
【数２】
【００１５】なお、数２において、ｂ００１ 〜ｂ００
４ がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのインバータ
２１の出力の１（Ｈ），０（Ｌ）を示し、ｂ０１１ 〜
ｂ０１４ がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのイン
バータ２２の出力の１，０を示し、ｂ１１ 〜ｂ１４
がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのインバータ２３
の出力の１，０を示し、ｂ２１ 〜ｂ２４ がＤＡ変換
部ＤＡ１〜ＤＡ４それぞれのインバータ２４の出力の１
，０を示し、ｂ３１ 〜ｂ３４がＤＡ変換部ＤＡ１〜Ｄ
Ａ４それぞれのインバータ２５の出力の１，０を示す。
４ がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのインバータ
２１の出力の１（Ｈ），０（Ｌ）を示し、ｂ０１１ 〜
ｂ０１４ がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのイン
バータ２２の出力の１，０を示し、ｂ１１ 〜ｂ１４
がＤＡ変換部ＤＡ１〜ＤＡ４それぞれのインバータ２３
の出力の１，０を示し、ｂ２１ 〜ｂ２４ がＤＡ変換
部ＤＡ１〜ＤＡ４それぞれのインバータ２４の出力の１
，０を示し、ｂ３１ 〜ｂ３４がＤＡ変換部ＤＡ１〜Ｄ
Ａ４それぞれのインバータ２５の出力の１，０を示す。
【００１６】図８は、図６で示したＤＡ変換器における
各ＤＡ変換部ＤＡ１〜ＤＡ４の実際の半導体チップ上の
レイアウト構成を示す平面図である。同図に示すように
、ＤＡ変換部ＤＡ１〜ＤＡ４は一列に配置されている。
各ＤＡ変換部ＤＡ１〜ＤＡ４の実際の半導体チップ上の
レイアウト構成を示す平面図である。同図に示すように
、ＤＡ変換部ＤＡ１〜ＤＡ４は一列に配置されている。
【００１７】ところで、ＤＡ変換部ＤＡ１〜ＤＡ４は、
それぞれを全く同一形状のパターンで形成しても、半導
体チップ上の形成位置の違いにより、製造時における拡
散状態、露光状態、モールドパッケージ時の樹脂から受
ける応力、あるいはチップの温度に不均一性が生じる。 このため、ＤＡ変換部ＤＡ１〜ＤＡ４の素子特性が若干
不均一になり、その出力抵抗値Ｒ１〜Ｒ４が正確に基準
抵抗値Ｒとならず、バラツキが発生する。その結果、Ｄ
Ａ変換器ＤＡ１〜ＤＡ４からなる図６で示したＤＡ変換
器のアナログ出力ＶＡは以下に示すようになる。
それぞれを全く同一形状のパターンで形成しても、半導
体チップ上の形成位置の違いにより、製造時における拡
散状態、露光状態、モールドパッケージ時の樹脂から受
ける応力、あるいはチップの温度に不均一性が生じる。 このため、ＤＡ変換部ＤＡ１〜ＤＡ４の素子特性が若干
不均一になり、その出力抵抗値Ｒ１〜Ｒ４が正確に基準
抵抗値Ｒとならず、バラツキが発生する。その結果、Ｄ
Ａ変換器ＤＡ１〜ＤＡ４からなる図６で示したＤＡ変換
器のアナログ出力ＶＡは以下に示すようになる。
【００１８】
【数３】
【００１９】なお、数３において、Ｘ‖Ｙ‖ＺはＸ，Ｙ
，Ｚの並列合成抵抗値を示しており、例えば、Ｒ２‖Ｒ
３‖Ｒ４はＤＡ変換部ＤＡ２〜ＤＡ４の出力抵抗Ｒ２〜
Ｒ４の並列合成抵抗値を示す。
，Ｚの並列合成抵抗値を示しており、例えば、Ｒ２‖Ｒ
３‖Ｒ４はＤＡ変換部ＤＡ２〜ＤＡ４の出力抵抗Ｒ２〜
Ｒ４の並列合成抵抗値を示す。
【００２０】図６で示したＤＡ変換器のＤＡ変換精度を
調べるために、２のビットデータＤＤＩ（ｂ５〜ｂ０）
を、ＤＡ変換部ＤＡ１，ＤＡ２のアナログ出力がフルス
ケールに、ＤＡ変換部ＤＡ３、ＤＡ４のアナログ出力が
０になるように設定する。このとき、ＤＡ変換器のアナ
ログ出力ＶＡとしての理想中間電位はＶＲＥＦ ／２で
あるが、実際には数４に示すように、ＶＲＥＦ ／２か
らの中間誤差ΔＶＡが生じる。
調べるために、２のビットデータＤＤＩ（ｂ５〜ｂ０）
を、ＤＡ変換部ＤＡ１，ＤＡ２のアナログ出力がフルス
ケールに、ＤＡ変換部ＤＡ３、ＤＡ４のアナログ出力が
０になるように設定する。このとき、ＤＡ変換器のアナ
ログ出力ＶＡとしての理想中間電位はＶＲＥＦ ／２で
あるが、実際には数４に示すように、ＶＲＥＦ ／２か
らの中間誤差ΔＶＡが生じる。
【００２１】
【数４】
【００２２】各ＤＡ変換部ＤＡ１〜ＤＡ４間の素子特性
の変化量は、半導体チップ上におけるＤＡ変換部ＤＡ１
〜ＤＡ４の位置と一次関数で表現可能な相関がある。つ
まり、仮にＤＡ変換部ＤＡ１の出力抵抗値をＲとすると
、ＤＡ変換部ＤＡ２の出力抵抗値はＲ（１＋Δ（＜＜１
））、ＤＡ変換部ＤＡ３の出力抵抗値はＲ（１＋２Δ）
、ＤＡ変換部ＤＡ２の出力抵抗値はＲ（１＋３Δ）とな
り、＠Ｒ１，＠Ｒ２はそれぞれ、数５，数６で示すよう
になる。
の変化量は、半導体チップ上におけるＤＡ変換部ＤＡ１
〜ＤＡ４の位置と一次関数で表現可能な相関がある。つ
まり、仮にＤＡ変換部ＤＡ１の出力抵抗値をＲとすると
、ＤＡ変換部ＤＡ２の出力抵抗値はＲ（１＋Δ（＜＜１
））、ＤＡ変換部ＤＡ３の出力抵抗値はＲ（１＋２Δ）
、ＤＡ変換部ＤＡ２の出力抵抗値はＲ（１＋３Δ）とな
り、＠Ｒ１，＠Ｒ２はそれぞれ、数５，数６で示すよう
になる。
【００２３】
【数５】
【００２４】
【数６】
【００２５】その結果、中間誤差ΔＶＡは以下の数７で
示すようになる。
示すようになる。
【００２６】
【数７】
【００２７】
【発明が解決しようとする課題】複数のＤＡ変換部から
なる従来のＤＡ変換器は以上のように構成されており、
半導体チップ上における各ＤＡ変換部の形成位置の違い
に基づく素子特性の不均一性により、ＤＡ変換器のアナ
ログ出力に誤差が生じてしまい、正確なＤＡ変換を行え
ないという問題点があった。
なる従来のＤＡ変換器は以上のように構成されており、
半導体チップ上における各ＤＡ変換部の形成位置の違い
に基づく素子特性の不均一性により、ＤＡ変換器のアナ
ログ出力に誤差が生じてしまい、正確なＤＡ変換を行え
ないという問題点があった。
【００２８】この発明は上記問題点を解決するためにな
されたもので、正確にＤＡ変換を行うことができる複数
のＤＡ変換部からなるＤＡ変換器を得ることを目的とす
る。
されたもので、正確にＤＡ変換を行うことができる複数
のＤＡ変換部からなるＤＡ変換器を得ることを目的とす
る。
【００２９】
【課題を解決するための手段】この発明にかかるＤＡ変
換器は、デジタル信号に基づきそのアナログ出力が第１
，第２，第３，第４の順でフルスケールになる第１〜第
４のＤＡ変換部を備え、前記第１〜第４のＤＡ変換部に
より、前記デジタル信号をＤＡ変換してアナログ信号を
出力しており、半導体チップ上において、前記第１のＤ
Ａ変換部と前記第３のＤＡ変換部とは第１の中心線に対
して線対象の位置に、前記第１のＤＡ変換部と前記第４
のＤＡ変換部とは前記第１の中心線と直交する第２の中
心線に対して線対象の位置に、前記第２のＤＡ変換部と
前記第３のＤＡ変換部とは前記第２の中心線に対して線
対象の位置に配置されている。
換器は、デジタル信号に基づきそのアナログ出力が第１
，第２，第３，第４の順でフルスケールになる第１〜第
４のＤＡ変換部を備え、前記第１〜第４のＤＡ変換部に
より、前記デジタル信号をＤＡ変換してアナログ信号を
出力しており、半導体チップ上において、前記第１のＤ
Ａ変換部と前記第３のＤＡ変換部とは第１の中心線に対
して線対象の位置に、前記第１のＤＡ変換部と前記第４
のＤＡ変換部とは前記第１の中心線と直交する第２の中
心線に対して線対象の位置に、前記第２のＤＡ変換部と
前記第３のＤＡ変換部とは前記第２の中心線に対して線
対象の位置に配置されている。
【００３０】
【作用】この発明においては、半導体チップ上に、第１
のＤＡ変換部と第３のＤＡ変換部とは第１の中心線に対
して線対象の位置に、第１のＤＡ変換部と第４のＤＡ変
換部とは第１の中心線と直交する第２の中心線に対して
線対象の位置に、第２のＤＡ変換部と第３のＤＡ変換部
とは第２の中心線に対して線対象の位置に配置したため
、第１のＤＡ変換部に対する第３及び第４のＤＡ変換部
の位置関係と、第２のＤＡ変換部に対する第３及び第４
のＤＡ変換部の位置関係とは全く逆になる。
のＤＡ変換部と第３のＤＡ変換部とは第１の中心線に対
して線対象の位置に、第１のＤＡ変換部と第４のＤＡ変
換部とは第１の中心線と直交する第２の中心線に対して
線対象の位置に、第２のＤＡ変換部と第３のＤＡ変換部
とは第２の中心線に対して線対象の位置に配置したため
、第１のＤＡ変換部に対する第３及び第４のＤＡ変換部
の位置関係と、第２のＤＡ変換部に対する第３及び第４
のＤＡ変換部の位置関係とは全く逆になる。
【００３１】
【実施例】図１はこの発明の一実施例であるＤＡ変換器
を構成する４つのＤＡ変換部の半導体チップ上における
レイアウト構成を示す平面図である。同図に示すように
、ＤＡ変換器は４つのＤＡ変換部ＤＡ１〜ＤＡ４から構
成される。なお、ＤＡ変換部ＤＡ１〜ＤＡ４はすべて、
図５で示した従来例のＤＡ変換部と同構成の並列抵抗形
式である。
を構成する４つのＤＡ変換部の半導体チップ上における
レイアウト構成を示す平面図である。同図に示すように
、ＤＡ変換器は４つのＤＡ変換部ＤＡ１〜ＤＡ４から構
成される。なお、ＤＡ変換部ＤＡ１〜ＤＡ４はすべて、
図５で示した従来例のＤＡ変換部と同構成の並列抵抗形
式である。
【００３２】そして、各ＤＡ変換部ＤＡ１〜ＤＡ４は、
半導体チップ上において、ＤＡ変換部ＤＡ１とＤＡ変換
部ＤＡ３とは第１の中心線Ｌ１に対して線対象の位置に
、ＤＡ変換部ＤＡ１とＤＡ変換部ＤＡ４とは第１の中心
線とは直交した第２の中心線Ｌ２に対して線対象の位置
に、ＤＡ変換部ＤＡ２とＤＡ変換部ＤＡ３とは第２の中
心線Ｌ２に対して線対象の位置になるように配置されて
いる。したがって、ＤＡ変換部ＤＡ２とＤＡ変換部ＤＡ
４とは第１の中心線Ｌ１に対して線対象の位置にある。 以下、このようなＤＡ変換部の配置を単に線対象配置と
いう場合がある。
半導体チップ上において、ＤＡ変換部ＤＡ１とＤＡ変換
部ＤＡ３とは第１の中心線Ｌ１に対して線対象の位置に
、ＤＡ変換部ＤＡ１とＤＡ変換部ＤＡ４とは第１の中心
線とは直交した第２の中心線Ｌ２に対して線対象の位置
に、ＤＡ変換部ＤＡ２とＤＡ変換部ＤＡ３とは第２の中
心線Ｌ２に対して線対象の位置になるように配置されて
いる。したがって、ＤＡ変換部ＤＡ２とＤＡ変換部ＤＡ
４とは第１の中心線Ｌ１に対して線対象の位置にある。 以下、このようなＤＡ変換部の配置を単に線対象配置と
いう場合がある。
【００３３】図２は図１で示したＤＡ変換器の回路構成
を示す回路図である。同図に示すように、デコーダ回路
１０はデジタル信号ＤＤＩを取り込み、該デジタル信号
ＤＤＩに基づきデコード処理を行い、デコード信号Ｄ１
〜Ｄ４をＤＡ変換部ＤＡ１〜ＤＡ４にそれぞれ出力する
。
を示す回路図である。同図に示すように、デコーダ回路
１０はデジタル信号ＤＤＩを取り込み、該デジタル信号
ＤＤＩに基づきデコード処理を行い、デコード信号Ｄ１
〜Ｄ４をＤＡ変換部ＤＡ１〜ＤＡ４にそれぞれ出力する
。
【００３４】一方、各ＤＡ変換部ＤＡ１〜ＤＡ４は基準
電圧ＶＲＥＦ 及び接地レベルを取り込み、それぞれデ
コーダ回路１０のデコード出力Ｄ１〜Ｄ４に基づきＤＡ
変換を行う。これらのＤＡ変換部ＤＡ１〜ＤＡ４は、そ
れぞれの出力ノードＮＶを共通に接続することにより、
ＤＡ変換部ＤＡ１〜ＤＡ４の並列接続を実現している。 なお、ＤＡ変換部ＤＡ１〜ＤＡ４は、従来同様、デジタ
ル信号ＤＤＩに基づきＤＡ１，ＤＡ２，ＤＡ３，ＤＡ４
の順にフルスケールになる。
電圧ＶＲＥＦ 及び接地レベルを取り込み、それぞれデ
コーダ回路１０のデコード出力Ｄ１〜Ｄ４に基づきＤＡ
変換を行う。これらのＤＡ変換部ＤＡ１〜ＤＡ４は、そ
れぞれの出力ノードＮＶを共通に接続することにより、
ＤＡ変換部ＤＡ１〜ＤＡ４の並列接続を実現している。 なお、ＤＡ変換部ＤＡ１〜ＤＡ４は、従来同様、デジタ
ル信号ＤＤＩに基づきＤＡ１，ＤＡ２，ＤＡ３，ＤＡ４
の順にフルスケールになる。
【００３５】前述したように、各ＤＡ変換部ＤＡ１〜Ｄ
Ａ４間の素子特性の変化量は、半導体チップ上における
ＤＡ変換部ＤＡ１〜ＤＡ４の位置と一次関数で表現可能
な相関がある。ここで、第１の中心線をｙ軸、第２の中
心線をｘ軸として考え、ｘ方向の位置の違いに基づく微
小変化量をΔｘ（＜＜１）とし、ｙ方向の位置の違いに
基づく微小変化量をΔｙ（＜＜１）とする。そして、仮
にＤＡ変換部ＤＡ１の出力抵抗値Ｒ１をＲとすると、Ｄ
Ａ変換部ＤＡ３の出力抵抗値Ｒ３はＲ（１＋Δｘ）、Ｄ
Ａ変換部ＤＡ４の出力抵抗値Ｒ４はＲ（１＋Δｙ）、Ｄ
Ａ変換部ＤＡ２の出力抵抗値Ｒ２はＲ（１＋Δｘ＋Δｙ
）で示され、＠Ｒ１，＠Ｒ２はそれぞれ、数８，数９で
示すようになる。
Ａ４間の素子特性の変化量は、半導体チップ上における
ＤＡ変換部ＤＡ１〜ＤＡ４の位置と一次関数で表現可能
な相関がある。ここで、第１の中心線をｙ軸、第２の中
心線をｘ軸として考え、ｘ方向の位置の違いに基づく微
小変化量をΔｘ（＜＜１）とし、ｙ方向の位置の違いに
基づく微小変化量をΔｙ（＜＜１）とする。そして、仮
にＤＡ変換部ＤＡ１の出力抵抗値Ｒ１をＲとすると、Ｄ
Ａ変換部ＤＡ３の出力抵抗値Ｒ３はＲ（１＋Δｘ）、Ｄ
Ａ変換部ＤＡ４の出力抵抗値Ｒ４はＲ（１＋Δｙ）、Ｄ
Ａ変換部ＤＡ２の出力抵抗値Ｒ２はＲ（１＋Δｘ＋Δｙ
）で示され、＠Ｒ１，＠Ｒ２はそれぞれ、数８，数９で
示すようになる。
【００３６】
【数８】
【００３７】
【数９】
【００３８】その結果、中間誤差ΔＶＡは以下の数１０
で示すように０となる。
で示すように０となる。
【００３９】
【数１０】
【００４０】つまり、半導体チップ上における各ＤＡ変
換部ＤＡ１〜ＤＡ４の形成位置の違いによる出力抵抗値
Ｒ１〜Ｒ４のバラツキが互いに相殺され、ＤＡ変換器の
アナログ出力ＶＡに誤差が現れなくなる。
換部ＤＡ１〜ＤＡ４の形成位置の違いによる出力抵抗値
Ｒ１〜Ｒ４のバラツキが互いに相殺され、ＤＡ変換器の
アナログ出力ＶＡに誤差が現れなくなる。
【００４１】なお、ＤＡ変換部ＤＡ１〜ＤＡ４の配置に
おいて、その出力抵抗値にバラツキを生じさせる主要部
は各ＤＡ変換部ＤＡ１〜ＤＡ４の抵抗部３であるため、
最低限、各ＤＡ変換部ＤＡ１〜ＤＡ４の抵抗部３を線対
象配置すれば、ＤＡ変換器のアナログ出力ＶＡに生じる
誤差を低減することができる。
おいて、その出力抵抗値にバラツキを生じさせる主要部
は各ＤＡ変換部ＤＡ１〜ＤＡ４の抵抗部３であるため、
最低限、各ＤＡ変換部ＤＡ１〜ＤＡ４の抵抗部３を線対
象配置すれば、ＤＡ変換器のアナログ出力ＶＡに生じる
誤差を低減することができる。
【００４２】加えて、各ＤＡ変換部ＤＡ１〜ＤＡ４の抵
抗部３を接近させて配置する方が、各ＤＡ変換部ＤＡ１
〜ＤＡ４個々の出力抵抗Ｒ１〜Ｒ４のバラツキが小さく
なる分、ＤＡ変換器のアナログ出力ＶＡに生じる誤差を
軽減するのに効果的である。
抗部３を接近させて配置する方が、各ＤＡ変換部ＤＡ１
〜ＤＡ４個々の出力抵抗Ｒ１〜Ｒ４のバラツキが小さく
なる分、ＤＡ変換器のアナログ出力ＶＡに生じる誤差を
軽減するのに効果的である。
【００４３】なお、この実施例では、ＤＡ変換部ＤＡ１
〜ＤＡ４を図５で示したような並列抵抗形式で構成した
が、図３に示すように、直列抵抗形式で構成してもよい
。なお、図３において、６１〜６８は抵抗値Ｒの抵抗、
７１はデジタル信号ｂ０に基づきオン、オフするアナロ
グスイッチ、７２は反転デジタル信号バーｂ０に基づき
オン、オフするアナログスイッチ、７３はデジタル信号
ｂ１に基づきオン、オフするアナログスイッチ、７４は
反転デジタル信号バーｂ０に基づきオン、オフするアナ
ログスイッチ、７５はデジタル信号ｂ２に基づきオン、
オフするアナログスイッチ、７６は反転デジタル信号バ
ーｂ０に基づきオン、オフするアナログスイッチである
。そして、抵抗６１〜６８により抵抗部８１を、アナロ
グスイッチ７１〜７６によりスイッチ部８２を形成する
。
〜ＤＡ４を図５で示したような並列抵抗形式で構成した
が、図３に示すように、直列抵抗形式で構成してもよい
。なお、図３において、６１〜６８は抵抗値Ｒの抵抗、
７１はデジタル信号ｂ０に基づきオン、オフするアナロ
グスイッチ、７２は反転デジタル信号バーｂ０に基づき
オン、オフするアナログスイッチ、７３はデジタル信号
ｂ１に基づきオン、オフするアナログスイッチ、７４は
反転デジタル信号バーｂ０に基づきオン、オフするアナ
ログスイッチ、７５はデジタル信号ｂ２に基づきオン、
オフするアナログスイッチ、７６は反転デジタル信号バ
ーｂ０に基づきオン、オフするアナログスイッチである
。そして、抵抗６１〜６８により抵抗部８１を、アナロ
グスイッチ７１〜７６によりスイッチ部８２を形成する
。
【００４４】このように構成することにより、ＤＡ変換
部ＤＡ′は、３ビットのデジタル信号ｂ２〜ｂ０（バー
ｂ２〜バーｂ０）に基づき、アナログスイッチ７１〜７
６がオン，オフしてＶＲＥＦ 〜０に変化するアナログ
信号ＶＤＡ′を出力することにより、ＤＡ変換を行う。
部ＤＡ′は、３ビットのデジタル信号ｂ２〜ｂ０（バー
ｂ２〜バーｂ０）に基づき、アナログスイッチ７１〜７
６がオン，オフしてＶＲＥＦ 〜０に変化するアナログ
信号ＶＤＡ′を出力することにより、ＤＡ変換を行う。
【００４５】図４は図３で示した直列抵抗形式のＤＡ変
換部ＤＡ１′〜ＤＡ４′からなるＤＡ変換器の回路構成
を示す説明図である。同図に示すように、各ＤＡ変換部
ＤＡ１′〜ＤＡ４′それぞれの抵抗部８１が直列に接続
され、各ＤＡ変換部ＤＡ１′〜ＤＡ４′のスイッチ部８
２からのアナログ信号ＶＤＡ′がそれぞれ、アナログス
イッチ９２Ａ，９１Ａ，９２Ｂ，９１Ｂに接続される。 そして、アナログスイッチ９２Ａ、９１Ａが共通にアナ
ログスイッチ９４に接続され、アナログスイッチ９２Ｂ
、９１Ｂが共通にアナログスイッチ９３に接続される。
換部ＤＡ１′〜ＤＡ４′からなるＤＡ変換器の回路構成
を示す説明図である。同図に示すように、各ＤＡ変換部
ＤＡ１′〜ＤＡ４′それぞれの抵抗部８１が直列に接続
され、各ＤＡ変換部ＤＡ１′〜ＤＡ４′のスイッチ部８
２からのアナログ信号ＶＤＡ′がそれぞれ、アナログス
イッチ９２Ａ，９１Ａ，９２Ｂ，９１Ｂに接続される。 そして、アナログスイッチ９２Ａ、９１Ａが共通にアナ
ログスイッチ９４に接続され、アナログスイッチ９２Ｂ
、９１Ｂが共通にアナログスイッチ９３に接続される。
【００４６】アナログスイッチ９１（９１Ａ，９１Ｂ）
はデジタル信号ｂ３に基づきオン、オフし、アナログス
イッチ９２（９２Ａ，９２Ｂ）は反転デジタル信号バー
ｂ３に基づきオン、オフし、アナログスイッチ９３はデ
ジタル信号ｂ４に基づきオン、オフし、アナログスイッ
チ９４は反転デジタル信号バーｂ４に基づきオン、オフ
する。そして、アナログスイッチ９３及び９４のうち、
オンしたアナログスイッチを介して得られる電圧がアナ
ログ信号ＶＡとして出力される。
はデジタル信号ｂ３に基づきオン、オフし、アナログス
イッチ９２（９２Ａ，９２Ｂ）は反転デジタル信号バー
ｂ３に基づきオン、オフし、アナログスイッチ９３はデ
ジタル信号ｂ４に基づきオン、オフし、アナログスイッ
チ９４は反転デジタル信号バーｂ４に基づきオン、オフ
する。そして、アナログスイッチ９３及び９４のうち、
オンしたアナログスイッチを介して得られる電圧がアナ
ログ信号ＶＡとして出力される。
【００４７】このように構成することにより、ＤＡ変換
部ＤＡ１′〜ＤＡ４′からなるＤＡ変換器は、デジタル
信号ｂ４，ｂ３（バーｂ４，バーｂ３）に基づき、アナ
ログスイッチ９２〜９４がオン，オフし、デジタル信号
ｂ２〜ｂ０（バーｂ２〜バーｂ０）に基づき、各ＤＡ変
換部ＤＡ１′〜ＤＡ４′内のアナログスイッチ７１〜７
６（図３参照）がオン，オフすることにより、ＶＲＥＦ
〜０に変化するアナログ信号ＶＡを出力することによ
り、ＤＡ変換を行うことができる。
部ＤＡ１′〜ＤＡ４′からなるＤＡ変換器は、デジタル
信号ｂ４，ｂ３（バーｂ４，バーｂ３）に基づき、アナ
ログスイッチ９２〜９４がオン，オフし、デジタル信号
ｂ２〜ｂ０（バーｂ２〜バーｂ０）に基づき、各ＤＡ変
換部ＤＡ１′〜ＤＡ４′内のアナログスイッチ７１〜７
６（図３参照）がオン，オフすることにより、ＶＲＥＦ
〜０に変化するアナログ信号ＶＡを出力することによ
り、ＤＡ変換を行うことができる。
【００４８】このとき、図示しないが、各ＤＡ変換部Ｄ
Ａ１′〜ＤＡ４′を、図１で示したＤＡ変換部ＤＡ１〜
ＤＡ４ように半導体チップ上において線対象配置するこ
とにより、そのアナログ信号ＶＡに生じる誤差を最小限
に抑えることができる。
Ａ１′〜ＤＡ４′を、図１で示したＤＡ変換部ＤＡ１〜
ＤＡ４ように半導体チップ上において線対象配置するこ
とにより、そのアナログ信号ＶＡに生じる誤差を最小限
に抑えることができる。
【００４９】
【発明の効果】以上説明したように、この発明によれば
、半導体チップ上に、第１のＤＡ変換部と第３のＤＡ変
換部とは第１の中心線に対して線対象の位置に、第１の
ＤＡ変換部と第４のＤＡ変換部とは第１の中心線と直交
する第２の中心線に対して線対象の位置に、第２のＤＡ
変換部と第３のＤＡ変換部とは第２の中心線に対して線
対象の位置に配置したため、第１のＤＡ変換部に対する
第３及び第４のＤＡ変換部の位置関係と、第２のＤＡ変
換部に対する第３及び第４のＤＡ変換部の位置関係とは
全く逆になるその結果、形成位置の違いにより生じる第
１〜第４のＤＡ変換部の出力抵抗の誤差が互いに相殺さ
れ、最終的には正確なアナログ信号を出力することがで
きる。
、半導体チップ上に、第１のＤＡ変換部と第３のＤＡ変
換部とは第１の中心線に対して線対象の位置に、第１の
ＤＡ変換部と第４のＤＡ変換部とは第１の中心線と直交
する第２の中心線に対して線対象の位置に、第２のＤＡ
変換部と第３のＤＡ変換部とは第２の中心線に対して線
対象の位置に配置したため、第１のＤＡ変換部に対する
第３及び第４のＤＡ変換部の位置関係と、第２のＤＡ変
換部に対する第３及び第４のＤＡ変換部の位置関係とは
全く逆になるその結果、形成位置の違いにより生じる第
１〜第４のＤＡ変換部の出力抵抗の誤差が互いに相殺さ
れ、最終的には正確なアナログ信号を出力することがで
きる。
【図１】この発明の一実施例であるＤＡ変換器における
ＤＡ変換部のレイアウト配置を示す平面図である。
ＤＡ変換部のレイアウト配置を示す平面図である。
【図２】図１で示したＤＡ変換器の内部構成の詳細を示
す説明図である。
す説明図である。
【図３】他のＤＡ変換部を示す回路図である。
【図４】図３で示したＤＡ変換部から構成されるＤＡ変
換器の構成を示す説明図である。
換器の構成を示す説明図である。
【図５】従来のＤＡ変換器におけるＤＡ変換部の構成を
示す回路図である。
示す回路図である。
【図６】図５で示したＤＡ変換部から成るＤＡ変換器の
構成を示す説明図である。
構成を示す説明図である。
【図７】従来のＤＡ変換部に接続されるデコード部を示
す回路図である。
す回路図である。
【図８】従来のＤＡ変換器におけるＤＡ変換部のレイア
ウト配置を示す平面図である。
ウト配置を示す平面図である。
ＤＡ１〜ＤＡ４ ＤＡ変換部
Claims (1)
- 【請求項１】 デジタル信号に基づきそのアナログ出
力が第１，第２，第３，第４の順でフルスケールになる
第１〜第４のＤＡ変換部を備え、前記第１〜第４のＤＡ
変換部により、前記デジタル信号をＤＡ変換してアナロ
グ信号を出力するＤＡ変換器において、半導体チップ上
に、前記第１のＤＡ変換部と前記第３のＤＡ変換部とは
第１の中心線に対して線対象の位置に、前記第１のＤＡ
変換部と前記第４のＤＡ変換部とは前記第１の中心線と
直交する第２の中心線に対して線対象の位置に、前記第
２のＤＡ変換部と前記第３のＤＡ変換部とは前記第２の
中心線に対して線対象の位置に配置されたことを特徴と
するＤＡ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115117A JP2641641B2 (ja) | 1991-05-21 | 1991-05-21 | Ｄａ変換器 |
| US07/838,939 US5274373A (en) | 1991-05-21 | 1992-02-21 | Digital analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115117A JP2641641B2 (ja) | 1991-05-21 | 1991-05-21 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343259A true JPH04343259A (ja) | 1992-11-30 |
| JP2641641B2 JP2641641B2 (ja) | 1997-08-20 |
Family
ID=14654671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115117A Expired - Lifetime JP2641641B2 (ja) | 1991-05-21 | 1991-05-21 | Ｄａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274373A (ja) |
| JP (1) | JP2641641B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100509899B1 (ko) * | 2000-09-26 | 2005-08-25 | 엔이씨 일렉트로닉스 가부시키가이샤 | 서모미터 디코더 및 커패시터 어레이를 포함하는커패시터-어레이 디지털/아날로그 컨버터 |
| JP2021069012A (ja) * | 2019-10-23 | 2021-04-30 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路、それを備えた半導体集積回路およびｄ／ａ変換方法 |
| WO2025134451A1 (ja) * | 2023-12-20 | 2025-06-26 | 株式会社フジクラ | 半導体パッケージ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9102400D0 (en) * | 1991-02-05 | 1991-03-20 | Cambridge Consultants | Frequency synthesizer |
| GB2333190B (en) * | 1998-01-08 | 2002-03-27 | Fujitsu Ltd | Cell array circuitry |
| TW521223B (en) * | 1999-05-17 | 2003-02-21 | Semiconductor Energy Lab | D/A conversion circuit and semiconductor device |
| TW531971B (en) | 2000-11-24 | 2003-05-11 | Semiconductor Energy Lab | D/A converter circuit and semiconductor device |
| US6600436B2 (en) | 2001-03-26 | 2003-07-29 | Semiconductor Energy Laboratory Co., Ltd, | D/A converter having capacitances, tone voltage lines, first switches, second switches and third switches |
| TWI221055B (en) * | 2003-05-02 | 2004-09-11 | Au Optronics Corp | Method for reducing spikes in a DAC |
| US6937178B1 (en) * | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995304A (en) * | 1972-01-10 | 1976-11-30 | Teledyne, Inc. | D/A bit switch |
| NL7405441A (nl) * | 1974-04-23 | 1975-10-27 | Philips Nv | Nauwkeurige stroombronschakeling. |
| JPS5435914B2 (ja) * | 1974-10-24 | 1979-11-06 | ||
| US4146882A (en) * | 1976-08-24 | 1979-03-27 | Intel Corporation | Digital-to-analog converter employing two levels of decoding |
| US4658240A (en) * | 1984-05-07 | 1987-04-14 | Brooktree Corporation | Apparatus for converting data between analog and digital values |
| JPS61240716A (ja) * | 1985-04-17 | 1986-10-27 | Mitsubishi Electric Corp | ディジタルアナログコンバ−タ |
| DE3771408D1 (de) * | 1986-07-21 | 1991-08-22 | Itt Ind Gmbh Deutsche | Monolithisch integrierter digital/analog-wandler. |
| US4812818A (en) * | 1987-02-24 | 1989-03-14 | Brooktree Corporation | Digital-to-analog converter |
| US5084701A (en) * | 1990-05-03 | 1992-01-28 | Trw Inc. | Digital-to-analog converter using cyclical current source switching |
-
1991
- 1991-05-21 JP JP3115117A patent/JP2641641B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-21 US US07/838,939 patent/US5274373A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100509899B1 (ko) * | 2000-09-26 | 2005-08-25 | 엔이씨 일렉트로닉스 가부시키가이샤 | 서모미터 디코더 및 커패시터 어레이를 포함하는커패시터-어레이 디지털/아날로그 컨버터 |
| JP2021069012A (ja) * | 2019-10-23 | 2021-04-30 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路、それを備えた半導体集積回路およびｄ／ａ変換方法 |
| WO2025134451A1 (ja) * | 2023-12-20 | 2025-06-26 | 株式会社フジクラ | 半導体パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274373A (en) | 1993-12-28 |
| JP2641641B2 (ja) | 1997-08-20 |
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