JPH0434327B2 - - Google Patents
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- JPH0434327B2 JPH0434327B2 JP62246767A JP24676787A JPH0434327B2 JP H0434327 B2 JPH0434327 B2 JP H0434327B2 JP 62246767 A JP62246767 A JP 62246767A JP 24676787 A JP24676787 A JP 24676787A JP H0434327 B2 JPH0434327 B2 JP H0434327B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- complementary signal
- signal
- inverter circuit
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、入力信号に対して同相及び逆相と
なる相補信号を得る相補信号出力回路に関する。
なる相補信号を得る相補信号出力回路に関する。
（従来の技術）
第９図は論理回路等のクロツク信号として用い
られ、互いに逆相となる相補信号を得るための相
補信号出力回路の構成を示す図である。
られ、互いに逆相となる相補信号を得るための相
補信号出力回路の構成を示す図である。
第９図に示す相補信号出力回路は、例えば
CMOSからなるインバータ回路I1〜I4により構成
されており、入力信号（IN）をインバータ回路
I1で受けてこれを反転し、インバータ回路I1の出
力をインバータ回路I2により反転し、さらに、イ
ンバータ回路I2の出力をインバータ回路I3により
反転して、インバータ回路I3の出力を入力信号と
逆相となる相補信号φとして得ている。一方、イ
ンバータ回路I1の出力をインバータ回路I4で反転
して、インバータ回路I4の出力を入力信号と同相
となる相補信号φとして得ている。
CMOSからなるインバータ回路I1〜I4により構成
されており、入力信号（IN）をインバータ回路
I1で受けてこれを反転し、インバータ回路I1の出
力をインバータ回路I2により反転し、さらに、イ
ンバータ回路I2の出力をインバータ回路I3により
反転して、インバータ回路I3の出力を入力信号と
逆相となる相補信号φとして得ている。一方、イ
ンバータ回路I1の出力をインバータ回路I4で反転
して、インバータ回路I4の出力を入力信号と同相
となる相補信号φとして得ている。
したがつて、このような構成にあつては、相補
信号φは入力信号に対して縦続接続された奇数段
のインバータ回路I1，I2，I3によつて得られるの
に対して、相補信号φは入力信号に対して縦続接
続された偶数段のインバータ回路I1，I4によつて
得られる。すなわち、相補信号φは入力信号に対
して２段分のインバータ回路の遅延時間で出力さ
れるのに対して、相補信号φは入力信号に対して
３段分のインバータ回路の遅延時間で出力される
ことになり、相補信号φは、第１０図の動作波形
図に示すように、相補信号φに比べて１段分のイ
ンバータ回路の遅れが生じることになる。
信号φは入力信号に対して縦続接続された奇数段
のインバータ回路I1，I2，I3によつて得られるの
に対して、相補信号φは入力信号に対して縦続接
続された偶数段のインバータ回路I1，I4によつて
得られる。すなわち、相補信号φは入力信号に対
して２段分のインバータ回路の遅延時間で出力さ
れるのに対して、相補信号φは入力信号に対して
３段分のインバータ回路の遅延時間で出力される
ことになり、相補信号φは、第１０図の動作波形
図に示すように、相補信号φに比べて１段分のイ
ンバータ回路の遅れが生じることになる。
（発明が解決しようとする問題点）
以上説明したように、第９図に示すような相補
信号出力回路にあつては、入力信号と同相の相補
信号φと、入力信号と逆相の相補信号φとは、入
力信号に対して異なる段数のインバータ回路を介
して与えられるために、相補信号φと相補信号φ
とはスイツチング時間が異なるという問題があつ
た。
信号出力回路にあつては、入力信号と同相の相補
信号φと、入力信号と逆相の相補信号φとは、入
力信号に対して異なる段数のインバータ回路を介
して与えられるために、相補信号φと相補信号φ
とはスイツチング時間が異なるという問題があつ
た。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、入力信号と
同相の相補信号と、入力信号と逆相の相補信号と
の入力信号に対するスイツチング時間を簡単な構
成で同程度にすることができる相補信号出力回路
を提供することにある。
のであり、その目的とするところは、入力信号と
同相の相補信号と、入力信号と逆相の相補信号と
の入力信号に対するスイツチング時間を簡単な構
成で同程度にすることができる相補信号出力回路
を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、入力
信号を直列に接続された複数の反転回路のうち初
段の反転回路で受けて、偶数段目の反転回路の出
力端に入力信号と同相の相補信号を与え、奇数段
目の反転回路の出力端に入力信号と逆相の相補信
号を与える相補信号出力回路にして、入力信号と
同相の信号によつて導通制御されて前記偶数段目
の反転回路の出力端と電源との間に接続されたト
ランジスタ及び／又は入力信号と逆相の信号によ
つて導通制御されて前記奇数段目の反転回路の出
力端と電源との間に接続されたトランジスタから
構成される。
信号を直列に接続された複数の反転回路のうち初
段の反転回路で受けて、偶数段目の反転回路の出
力端に入力信号と同相の相補信号を与え、奇数段
目の反転回路の出力端に入力信号と逆相の相補信
号を与える相補信号出力回路にして、入力信号と
同相の信号によつて導通制御されて前記偶数段目
の反転回路の出力端と電源との間に接続されたト
ランジスタ及び／又は入力信号と逆相の信号によ
つて導通制御されて前記奇数段目の反転回路の出
力端と電源との間に接続されたトランジスタから
構成される。
（作用）
上記構成において、この発明は、偶数段目の反
転回路の出力端と電源との間に接続されたトラン
ジスタを入力と同相の信号により導通制御するこ
とにより、あるいは、奇数段目の反転回路の出力
端と電源との間に接続されたトランジスタを入力
信号と逆相の信号により導通制御することによ
り、互に逆相となる相補信号の一方あるいは両方
のスイツチング動作を補うようにしている。
転回路の出力端と電源との間に接続されたトラン
ジスタを入力と同相の信号により導通制御するこ
とにより、あるいは、奇数段目の反転回路の出力
端と電源との間に接続されたトランジスタを入力
信号と逆相の信号により導通制御することによ
り、互に逆相となる相補信号の一方あるいは両方
のスイツチング動作を補うようにしている。
（実施例）
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図はこの発明の一実施例に係る相補信号出
力回路の構成を示す図である。
力回路の構成を示す図である。
第１図に示す相補信号出力回路は、縦続接続さ
れれたインバータ回路I5，I6，I7とNPN型のバイ
ポーラトランジスタＱ１とを有しており、相補信
号φ，φの負荷が比較的軽い場合の構成を示した
ものである。
れれたインバータ回路I5，I6，I7とNPN型のバイ
ポーラトランジスタＱ１とを有しており、相補信
号φ，φの負荷が比較的軽い場合の構成を示した
ものである。
インバータ回路I5は、入力信号（IN）を受け
てこれを反転し、その出力インバータ回路I6に与
える。インバータ回路I6は、インバータ回路I5の
出力を受けてこれを反転し、入力信号に対して同
相となる相補信号φを与える。インバータ回路I7
は、インバータ回路I6の出力である相補信号φを
受けてこれを反転し、入力信号に対して逆相とな
る相補信号φを与える。
てこれを反転し、その出力インバータ回路I6に与
える。インバータ回路I6は、インバータ回路I5の
出力を受けてこれを反転し、入力信号に対して同
相となる相補信号φを与える。インバータ回路I7
は、インバータ回路I6の出力である相補信号φを
受けてこれを反転し、入力信号に対して逆相とな
る相補信号φを与える。
バイポーラトランジスタＱ１は、そのベースが
電流制限用の抵抗Ｒを介してインバータ回路I5の
出力端に接続され、コレクタは電源に接続されて
おり、エミツタはインバータ回路I7の出力端に接
続されている。
電流制限用の抵抗Ｒを介してインバータ回路I5の
出力端に接続され、コレクタは電源に接続されて
おり、エミツタはインバータ回路I7の出力端に接
続されている。
このような構成において、入力信号がハイレベ
ル状態からロウレベル状態に立ち下がると、イン
バータ回路I5の出力はロウレベル状態からハイレ
ベル状態となる。インバータ回路I5の出力がロウ
レベル状態からハイレベル状態に移行すると、イ
ンバータ回路I5の出力はインバータ回路I6によつ
て反転されて、相補信号φはハイレベル状態から
ロウレベル状態に立ち下がる。
ル状態からロウレベル状態に立ち下がると、イン
バータ回路I5の出力はロウレベル状態からハイレ
ベル状態となる。インバータ回路I5の出力がロウ
レベル状態からハイレベル状態に移行すると、イ
ンバータ回路I5の出力はインバータ回路I6によつ
て反転されて、相補信号φはハイレベル状態から
ロウレベル状態に立ち下がる。
一方、インバータ回路I5の出力がロウレベル状
態からハイレベル状態に立ち上がると、バイポー
ラトランジスタＱ１が非導通状態から導通状態と
なる。これにより、相補信号φはロウレベル状態
からハイレベル状態へ立ち上がり始める。そし
て、インバータ回路I6の出力すなわち相補信号φ
がハイレベル状態からロウレベル状態になると、
相補信号φがインバータ回路I7によつて反転され
て、相補信号φのロウレベル状態からハイレベル
状態への立ち上げがインバータ回路I7においても
行われる。
態からハイレベル状態に立ち上がると、バイポー
ラトランジスタＱ１が非導通状態から導通状態と
なる。これにより、相補信号φはロウレベル状態
からハイレベル状態へ立ち上がり始める。そし
て、インバータ回路I6の出力すなわち相補信号φ
がハイレベル状態からロウレベル状態になると、
相補信号φがインバータ回路I7によつて反転され
て、相補信号φのロウレベル状態からハイレベル
状態への立ち上げがインバータ回路I7においても
行われる。
すなわち、相補信号φの立ち下げと相補信号φ
の立ち上げは、ともにインバータ回路I5の出力に
よつて行われ始めることになる。したがつて、相
補信号φの立ち上がりエツジと相補信号φの立ち
下がりエツジの時間差（スキユー）は小さくな
り、第９図に示した相補信号出力回路において得
られる相補信号φ，φのスキユーに比べて大幅に
小さくすることができるようになる。
の立ち上げは、ともにインバータ回路I5の出力に
よつて行われ始めることになる。したがつて、相
補信号φの立ち上がりエツジと相補信号φの立ち
下がりエツジの時間差（スキユー）は小さくな
り、第９図に示した相補信号出力回路において得
られる相補信号φ，φのスキユーに比べて大幅に
小さくすることができるようになる。
さらに、入力信号に対する相補信号φの遅延時
間は、ほぼ２段分のインバータ回路の遅延時間と
なり、第９図に示した構成において得られる相補
信号φに比べて高速にすることができる。
間は、ほぼ２段分のインバータ回路の遅延時間と
なり、第９図に示した構成において得られる相補
信号φに比べて高速にすることができる。
第２図は第１図に示した相補信号出力回路を構
成するインバータ回路I5，I6，I7をCMOSで構成
した例を示す図である。
成するインバータ回路I5，I6，I7をCMOSで構成
した例を示す図である。
第２図において、インバータ回路I5はPMOSP
１とNMOSN１とから構成され、インバータ回
路I6はPMOSP２とNMOSN２とから構成されて
おり、インバータ回路I7はPMOSP３とNMOSN
３とから構成されている。
１とNMOSN１とから構成され、インバータ回
路I6はPMOSP２とNMOSN２とから構成されて
おり、インバータ回路I7はPMOSP３とNMOSN
３とから構成されている。
このような構成においても、第１図に示したも
のと同様の効果を得ることができるとともに、イ
ンバータ回路I5，I6，I7をCMOSで構成したこと
により、低消費電力化を図ることができる。
のと同様の効果を得ることができるとともに、イ
ンバータ回路I5，I6，I7をCMOSで構成したこと
により、低消費電力化を図ることができる。
第３図は第２図に示した相補信号出力回路と同
様にインバータ回路I5，I6，I7をCMOSで構成し
た相補信号出力回路の構成を示す図である。
様にインバータ回路I5，I6，I7をCMOSで構成し
た相補信号出力回路の構成を示す図である。
第３図に示す相補信号出力回路は、第２図に示
す相補信号出力回路に対して、インバータ回路I7
を構成するNMOSN３とグランドとの間に入力
信号により導通制御されるNMOSN４を接続し
た点が異なり、他の構成は第２図と同様であり、
同一符号をもつて示している。
す相補信号出力回路に対して、インバータ回路I7
を構成するNMOSN３とグランドとの間に入力
信号により導通制御されるNMOSN４を接続し
た点が異なり、他の構成は第２図と同様であり、
同一符号をもつて示している。
この相補信号出力回路の特徴とするところは、
第２図に示した相補信号出力回路において、イン
バータ回路I5の出力がロウレベル状態からハイレ
ベル状態となつた後、NMOSN３が導通状態か
ら非導通状態に移行するまでの間、バイポーラト
ランジスタＱ１とNMOSN３がともに導通状態
となる期間が存在し、この期間に電源からバイポ
ーラトランジスタＱ１及びNMOSN３を介して
グランドに流れる慣通電流を、入力信号がハイレ
ベル状態からロウレベル状態に立ち下がつた際に
NMOSN４を導通状態から非導通状態にして防
止するようにしたことにある。
第２図に示した相補信号出力回路において、イン
バータ回路I5の出力がロウレベル状態からハイレ
ベル状態となつた後、NMOSN３が導通状態か
ら非導通状態に移行するまでの間、バイポーラト
ランジスタＱ１とNMOSN３がともに導通状態
となる期間が存在し、この期間に電源からバイポ
ーラトランジスタＱ１及びNMOSN３を介して
グランドに流れる慣通電流を、入力信号がハイレ
ベル状態からロウレベル状態に立ち下がつた際に
NMOSN４を導通状態から非導通状態にして防
止するようにしたことにある。
したがつて、このような構成においても、入力
信号の立ち下がりに対して、相補信号φの立ち上
がりエツジと相補信号φの立ち下がりエツジのス
キユーを小さくすることができる。
信号の立ち下がりに対して、相補信号φの立ち上
がりエツジと相補信号φの立ち下がりエツジのス
キユーを小さくすることができる。
第４図はこの発明の他の実施例に係る相補信号
出力回路の構成を示す回路図である。同図に示す
相補信号出力回路は、インバータ回路I8とCMOS
で構成されている。なお、以下に説明する実施例
において、同符号を付してあるものは同一機能を
有するものであり、その説明は省略する。
出力回路の構成を示す回路図である。同図に示す
相補信号出力回路は、インバータ回路I8とCMOS
で構成されている。なお、以下に説明する実施例
において、同符号を付してあるものは同一機能を
有するものであり、その説明は省略する。
第４図において、入力信号（IN）を受けてこ
れを反転するインバータ回路I8の出力には、ゲー
ト端子がインバータ回路I8の出力に接続され、ソ
ース端子が電源に接続されたPMOSP５と、ゲー
ト端子がインバータ回路I8の出力に接続され、ソ
ース端子がグランドに接続されたNMOSN５と
からなり、互いに接続されたドレイン端子から相
補信号φを出力するインバータ回路I9が接続され
ている。このインバータ回路I9の出力には、ゲー
ト端子に入力信号が与えられ、ドレイン端子が電
源に接続されたNMOSN６のソースが接続され
ているとともに、ゲート端子に入力信号が与えら
れ、ドレイン端子がグランドに接続された
PMOSP６のソース端子が接続されている。
れを反転するインバータ回路I8の出力には、ゲー
ト端子がインバータ回路I8の出力に接続され、ソ
ース端子が電源に接続されたPMOSP５と、ゲー
ト端子がインバータ回路I8の出力に接続され、ソ
ース端子がグランドに接続されたNMOSN５と
からなり、互いに接続されたドレイン端子から相
補信号φを出力するインバータ回路I9が接続され
ている。このインバータ回路I9の出力には、ゲー
ト端子に入力信号が与えられ、ドレイン端子が電
源に接続されたNMOSN６のソースが接続され
ているとともに、ゲート端子に入力信号が与えら
れ、ドレイン端子がグランドに接続された
PMOSP６のソース端子が接続されている。
また、インバータ回路I8の入力には、それぞれ
のゲート端子で入力信号を受け、それぞれのドレ
イン端子が互いに接続されたPMOSP７と
NMOSN７とからなり、互いに接続されたドレ
イン端子から相補信号φを出力するインバータ回
路I10が接続されている。このインバータ回路I10
の出力には、ゲート端子がインバータ回路I8の出
力に接続され、ドレイン端子が電源に接続された
NMOSN８のソース端子が接続されているとと
もに、ゲート端子がインバータ回路I8の出力に接
続され、ドレイン端子がグランドに接続された
PMOSP８のソース端子が接続されている。
のゲート端子で入力信号を受け、それぞれのドレ
イン端子が互いに接続されたPMOSP７と
NMOSN７とからなり、互いに接続されたドレ
イン端子から相補信号φを出力するインバータ回
路I10が接続されている。このインバータ回路I10
の出力には、ゲート端子がインバータ回路I8の出
力に接続され、ドレイン端子が電源に接続された
NMOSN８のソース端子が接続されているとと
もに、ゲート端子がインバータ回路I8の出力に接
続され、ドレイン端子がグランドに接続された
PMOSP８のソース端子が接続されている。
このような構成において、まずはじめに、入力
信号がロウレベルからハイレベルに立ち上がる場
合について説明する。
信号がロウレベルからハイレベルに立ち上がる場
合について説明する。
入力信号がロウレベルからハイレベルに立ち上
がり始めると、NMOSN６，Ｎ７が導通状態と
なり、これにより、相補信号φはロウレベルから
ハイレベルへ立ち上がり始め、これと同時に、相
補信号φはハイレベルからロウレベルへ立ち下が
り始める。そして、インバータ回路I8の出力がハ
イレベルからロウレベルになると、PMOSP５，
Ｐ８が導通状態となる。このため、相補信号φの
立ち上がり及び相補信号φの立ち下がり速度が速
まり、立ち上がり、立ち下がり波形がシヤープな
ものとなる。また、相補信号φは、PMOSP５に
よつて電源電位まで立ち上げられる。
がり始めると、NMOSN６，Ｎ７が導通状態と
なり、これにより、相補信号φはロウレベルから
ハイレベルへ立ち上がり始め、これと同時に、相
補信号φはハイレベルからロウレベルへ立ち下が
り始める。そして、インバータ回路I8の出力がハ
イレベルからロウレベルになると、PMOSP５，
Ｐ８が導通状態となる。このため、相補信号φの
立ち上がり及び相補信号φの立ち下がり速度が速
まり、立ち上がり、立ち下がり波形がシヤープな
ものとなる。また、相補信号φは、PMOSP５に
よつて電源電位まで立ち上げられる。
次に、入力信号がハイレベルからロウレベルに
立ち下がる場合について説明する。入力信号がハ
イレベルからロウレベルに立ち下がり始めると、
PMOSP６，Ｐ７が導通状態となり、これによ
り、相補信号φはハイレベルからロウレベルへ立
ち下がり始め、これと同時に、相補信号φはロウ
レベルからハイレベルへ立ち上がり始める。そし
て、インバータ回路I8の出力がロウレベルからハ
イレベルになると、NMOSN５，Ｎ８が導通状
態となる。このため、相補信号φの立ち上がり及
び相補信号φの立ち下がり速度が速まり、立ち上
がり、立ち下がり波形がシヤープなものとなる。
立ち下がる場合について説明する。入力信号がハ
イレベルからロウレベルに立ち下がり始めると、
PMOSP６，Ｐ７が導通状態となり、これによ
り、相補信号φはハイレベルからロウレベルへ立
ち下がり始め、これと同時に、相補信号φはロウ
レベルからハイレベルへ立ち上がり始める。そし
て、インバータ回路I8の出力がロウレベルからハ
イレベルになると、NMOSN５，Ｎ８が導通状
態となる。このため、相補信号φの立ち上がり及
び相補信号φの立ち下がり速度が速まり、立ち上
がり、立ち下がり波形がシヤープなものとなる。
このように、一方の相補信号を他方の相補信号
を得るための入力信号として用いず、入力信号に
対してNMOSN６，Ｎ７又はPMOSP６，Ｐ７を
同時に導通状態にさせるとともに、入力信号IN
に対してインバータ回路１段分の遅延時間後に
PMOSP５，Ｐ８又はNMOSN５，Ｎ８を同時に
導通状態にさせるようにしたので、相補信号φ，
φの立ち上がり、立ち下がり時の交点の電位をほ
ぼ一致させることが可能となり、入力信号に対す
る相補信号φ，φのスイツチング時間をほぼ同一
にすることができるようになる。さらに、インバ
ータ回路I10の出力にPMOSP８とNMOSN８を
設けたので、相補信号φの立ち上がり、立ち下が
り波形をシヤープにすることができる。
を得るための入力信号として用いず、入力信号に
対してNMOSN６，Ｎ７又はPMOSP６，Ｐ７を
同時に導通状態にさせるとともに、入力信号IN
に対してインバータ回路１段分の遅延時間後に
PMOSP５，Ｐ８又はNMOSN５，Ｎ８を同時に
導通状態にさせるようにしたので、相補信号φ，
φの立ち上がり、立ち下がり時の交点の電位をほ
ぼ一致させることが可能となり、入力信号に対す
る相補信号φ，φのスイツチング時間をほぼ同一
にすることができるようになる。さらに、インバ
ータ回路I10の出力にPMOSP８とNMOSN８を
設けたので、相補信号φの立ち上がり、立ち下が
り波形をシヤープにすることができる。
第５図はこの発明のさらに他の実施例に係る相
補信号出力回路の構成を示す回路図である。同図
に示す相補信号出力回路は、第４図で示したイン
バータ回路I8，I9，I10とNPN型のバイポーラト
ランジスタ（以下「BT」と呼ぶ）Ｑ２，Ｑ３と
から構成されている。
補信号出力回路の構成を示す回路図である。同図
に示す相補信号出力回路は、第４図で示したイン
バータ回路I8，I9，I10とNPN型のバイポーラト
ランジスタ（以下「BT」と呼ぶ）Ｑ２，Ｑ３と
から構成されている。
第５図において、BTQ２は、そのベース端子
に入力信号が与えられ、コレクタ端子が電源に接
続されており、エミツタ端子がインバータ回路I9
の出力端に接続されている。このBTQ２は、入
力信号によつて導通制御され、相補信号φの立ち
上げを行なうものである。
に入力信号が与えられ、コレクタ端子が電源に接
続されており、エミツタ端子がインバータ回路I9
の出力端に接続されている。このBTQ２は、入
力信号によつて導通制御され、相補信号φの立ち
上げを行なうものである。
BTQ３は、そのベース端子がインバータ回路
I8の出力端に接続され、コレクタ端子が電源に接
続されており、エミツタ端子がインバータ回路
I10の出力端に接続されている。このBTQ３は、
インバータ回路I8の出力によつて導通制御され、
相補信号φの立ち上げを行なうものである。
I8の出力端に接続され、コレクタ端子が電源に接
続されており、エミツタ端子がインバータ回路
I10の出力端に接続されている。このBTQ３は、
インバータ回路I8の出力によつて導通制御され、
相補信号φの立ち上げを行なうものである。
このような構成において、入力信号がロウレベ
ルからハイレベルに立ち上がり始めると、BTQ
２及びNMOSN７が導通状態となり、相補信号
φは立ち上がり始め、相補信号φは立ち下がり始
める。そして、インバータ回路I8の出力がハイレ
ベルからロウレベルに立ち下がると、PMOSP５
は導通状態となり、相補信号φの立ち上げを行な
う。このように、入力信号が立ち上がると、
NMOSN７は導通状態になるのに対して、
PMOSP５はインバータ回路I8の１段分の遅延時
間後に導通状態になるが、この遅れを補なうため
に、入力信号の立ち上がりによつてBTQ２を導
通状態にさせて、相補信号φを立ち上げている。
ルからハイレベルに立ち上がり始めると、BTQ
２及びNMOSN７が導通状態となり、相補信号
φは立ち上がり始め、相補信号φは立ち下がり始
める。そして、インバータ回路I8の出力がハイレ
ベルからロウレベルに立ち下がると、PMOSP５
は導通状態となり、相補信号φの立ち上げを行な
う。このように、入力信号が立ち上がると、
NMOSN７は導通状態になるのに対して、
PMOSP５はインバータ回路I8の１段分の遅延時
間後に導通状態になるが、この遅れを補なうため
に、入力信号の立ち上がりによつてBTQ２を導
通状態にさせて、相補信号φを立ち上げている。
次に、入力信号がハイレベルからロウレベルに
立ち下がり始めると、PMOSP７が導通状態とな
り相補信号φが立ち上がり始める。そして、イン
バータ回路I8の出力がロウレベルからハイレベル
になると、NMOSN５が導通状態となり相補信
号φが立ち下がり始める。さらに、これと同時
に、BTQ３は導通状態となり相補信号φの立ち
上げを行なう。
立ち下がり始めると、PMOSP７が導通状態とな
り相補信号φが立ち上がり始める。そして、イン
バータ回路I8の出力がロウレベルからハイレベル
になると、NMOSN５が導通状態となり相補信
号φが立ち下がり始める。さらに、これと同時
に、BTQ３は導通状態となり相補信号φの立ち
上げを行なう。
第６図は、第５図に示した回路における入力信
号に対する相補信号φ，φのシミユレーシヨン結
果を示す図である。この第６図に示すように、第
５図に示した回路構成においても、相補信号φ，
φのそれぞれの立ち上がり、立ち下がりの交点の
電位をほぼ一致させることが可能となり、スイツ
チング時間をほぼ同一にすることができる。さら
に、インバータ回路I9，I10の出力端に相補信号
φ，φの立ち上げを行なうバイポーラトランジス
タを設けたので、バイポーラトランジスタの高電
流駆動能力によつて、高負荷に対しても相補信号
φ，φの立ち上がり波形をシヤープにすることが
できる。
号に対する相補信号φ，φのシミユレーシヨン結
果を示す図である。この第６図に示すように、第
５図に示した回路構成においても、相補信号φ，
φのそれぞれの立ち上がり、立ち下がりの交点の
電位をほぼ一致させることが可能となり、スイツ
チング時間をほぼ同一にすることができる。さら
に、インバータ回路I9，I10の出力端に相補信号
φ，φの立ち上げを行なうバイポーラトランジス
タを設けたので、バイポーラトランジスタの高電
流駆動能力によつて、高負荷に対しても相補信号
φ，φの立ち上がり波形をシヤープにすることが
できる。
第７図はこの発明のさらに他の実施例に係る相
補信号出力回路の構成を示す回路図である。同図
に示す相補信号出力回路は、第２図に示した相補
信号出力回路のインバータ回路I9及びインバータ
回路I10の出力端に、相補信号φ，φの立ち下が
り速度を速めるためのNPN型のBTQ４及び
BTQ５を設け、インバータ回路I8をPMOSP１０
とNMOSN１０で構成したことを特徴とする。
さらに、この相補信号出力回路は、入力信号IN
を入力回路１１を介してインバータ回路I8の入力
に与えて、インバータ回路I9の出力から入力信号
と逆相の相補信号φを得るようにし、インバータ
回路I10の出力端から入力信号と同相の相補信号
φを得るようにしたものである。
補信号出力回路の構成を示す回路図である。同図
に示す相補信号出力回路は、第２図に示した相補
信号出力回路のインバータ回路I9及びインバータ
回路I10の出力端に、相補信号φ，φの立ち下が
り速度を速めるためのNPN型のBTQ４及び
BTQ５を設け、インバータ回路I8をPMOSP１０
とNMOSN１０で構成したことを特徴とする。
さらに、この相補信号出力回路は、入力信号IN
を入力回路１１を介してインバータ回路I8の入力
に与えて、インバータ回路I9の出力から入力信号
と逆相の相補信号φを得るようにし、インバータ
回路I10の出力端から入力信号と同相の相補信号
φを得るようにしたものである。
入力回路１１は、PMOSP１１，Ｐ１２、
NMOSN１１，Ｎ１２及びBTQ６から構成され
ており、入力信号がハイレベルからロウレベルに
なると、PMOSP１１，Ｐ１２及びBTQ６が導
通状態になり、ハイレベルの相補信号をインバー
タ回路I8の入力に与える。また、入力信号がロウ
レベルからハイレベルになると、NMOSN１１，
Ｎ１２が導通状態となり、ロウレベルの相補信号
をインバータ回路I8の入力に与える。すなわち、
入力回路１１は、入力信号を反転した信号をイン
バータ回路I8の入力に与えるものである。
NMOSN１１，Ｎ１２及びBTQ６から構成され
ており、入力信号がハイレベルからロウレベルに
なると、PMOSP１１，Ｐ１２及びBTQ６が導
通状態になり、ハイレベルの相補信号をインバー
タ回路I8の入力に与える。また、入力信号がロウ
レベルからハイレベルになると、NMOSN１１，
Ｎ１２が導通状態となり、ロウレベルの相補信号
をインバータ回路I8の入力に与える。すなわち、
入力回路１１は、入力信号を反転した信号をイン
バータ回路I8の入力に与えるものである。
BTQ４は、インバータ回路I9の出力端とグラ
ンドとの間に接続され、ベース端子が、インバー
タ回路I8の出力端とグランドとの間に直列接続さ
れたNMOSN１３，Ｎ１４の接続点に接続され
ている。NMOSN１３は、インバータ回路I8の出
力によつて導通制御され、NMOSN１４は、入
力回路１１の出力によつて導通制御されている。
ンドとの間に接続され、ベース端子が、インバー
タ回路I8の出力端とグランドとの間に直列接続さ
れたNMOSN１３，Ｎ１４の接続点に接続され
ている。NMOSN１３は、インバータ回路I8の出
力によつて導通制御され、NMOSN１４は、入
力回路１１の出力によつて導通制御されている。
BTQ５は、インバータ回路I10の出力端とグラ
ンドとの間に接続され、ベース端子がインバータ
回路I10とグランドとの間に直列接続された
NMOSN１５，Ｎ１６の接続点に接続されてい
る。NMOSN１５は、入力回路１１の出力によ
つて導通制御され、NMOSN１６は、インバー
タ回路I8の出力によつて導通制御されている。
ンドとの間に接続され、ベース端子がインバータ
回路I10とグランドとの間に直列接続された
NMOSN１５，Ｎ１６の接続点に接続されてい
る。NMOSN１５は、入力回路１１の出力によ
つて導通制御され、NMOSN１６は、インバー
タ回路I8の出力によつて導通制御されている。
このような構成においては、基本的な動作は第
５図に示したものと同様となり、相補信号φ，φ
の立ち下がり時に、BTQ４，BTQ５が動作して
相補信号φ，φの立ち下がり速度を速めている。
５図に示したものと同様となり、相補信号φ，φ
の立ち下がり時に、BTQ４，BTQ５が動作して
相補信号φ，φの立ち下がり速度を速めている。
すなわち、入力信号がロウレベルからハイレベ
ルに立ち上がると、NMOSN５が導通状態とな
り、相補信号φが立ち下がり始めると同時に、
NMOSN１３が導通状態、NMOSN１４が非導
通状態となる。これにより、図示しない負荷から
NMOSN１３を介してBTQ４のベースに電流が
流れてBTQ４が導通状態となり、相補信号φの
立ち下がり速度が速められる。
ルに立ち上がると、NMOSN５が導通状態とな
り、相補信号φが立ち下がり始めると同時に、
NMOSN１３が導通状態、NMOSN１４が非導
通状態となる。これにより、図示しない負荷から
NMOSN１３を介してBTQ４のベースに電流が
流れてBTQ４が導通状態となり、相補信号φの
立ち下がり速度が速められる。
また、入力信号がハイレベルからロウレベルに
立ち下がると、NMOSN７が導通状態となり、
相補信号φが立ち下がり始めて、NMOSN１５
が導通状態、NMOSN１６が非導通状態となる。
これにより、上述したと同様にBTQ５が導通状
態となり、相補信号φの立ち下がり速度が速めら
れる。
立ち下がると、NMOSN７が導通状態となり、
相補信号φが立ち下がり始めて、NMOSN１５
が導通状態、NMOSN１６が非導通状態となる。
これにより、上述したと同様にBTQ５が導通状
態となり、相補信号φの立ち下がり速度が速めら
れる。
したがつて、このような構成にすることによ
り、第５図に示した相補信号出力回路において得
られる効果と同様の効果を得ることができること
に加えて、高負荷に対しても相補信号φ，φの立
ち上がり、立ち下がり波形をシヤープにすること
ができる。
り、第５図に示した相補信号出力回路において得
られる効果と同様の効果を得ることができること
に加えて、高負荷に対しても相補信号φ，φの立
ち上がり、立ち下がり波形をシヤープにすること
ができる。
第８図はこの発明のさらに他の実施例に係る相
補信号出力回路の構成を示す回路図である。この
実施例の特徴とするところは、第７図に示した相
補信号出力回路において、電源からBTQ２と
NMOSN５を介してグランドに流れようとする
貫通電流を防止するために、NMOSN５とグラ
ンドとの間に入力信号によつて導通制御される
NMOSN１７を挿入したことにある。
補信号出力回路の構成を示す回路図である。この
実施例の特徴とするところは、第７図に示した相
補信号出力回路において、電源からBTQ２と
NMOSN５を介してグランドに流れようとする
貫通電流を防止するために、NMOSN５とグラ
ンドとの間に入力信号によつて導通制御される
NMOSN１７を挿入したことにある。
入力信号がハイレベルからロウレベルに立ち下
がると、BTQ２は入力回路１１のハイレベルの
出力により導通状態になるのに対して、
NMOSN５は入力回路１１の出力のインバータ
回路I8の１段分の遅延時間後に非導通状態とな
る。このため、一時的にBTQ２とNMOSN５と
が同時に導通状態となる。そこで、入力信号がハ
イレベルからロウレベルに立ち下がつた時に、
BTQ２が導通状態になる前にNMOSN１７を非
導通状態にさせて、貫通電流を防止するようにし
ている。
がると、BTQ２は入力回路１１のハイレベルの
出力により導通状態になるのに対して、
NMOSN５は入力回路１１の出力のインバータ
回路I8の１段分の遅延時間後に非導通状態とな
る。このため、一時的にBTQ２とNMOSN５と
が同時に導通状態となる。そこで、入力信号がハ
イレベルからロウレベルに立ち下がつた時に、
BTQ２が導通状態になる前にNMOSN１７を非
導通状態にさせて、貫通電流を防止するようにし
ている。
なお、上記実施例において、インバータ回路
は、PMOS及びNMOSからなるCMOS構成に限
定されることはなく、例えばNMOSと抵抗ある
いはNMOSのみで構成することもできる。この
ような構成にしても、同様の効果を得られること
は勿論である。したがつて、この発明は上記の実
施例に限定されるものではなく、適宜の設計的変
更を行なうことにより、他の態様でも実施し得る
ものである。
は、PMOS及びNMOSからなるCMOS構成に限
定されることはなく、例えばNMOSと抵抗ある
いはNMOSのみで構成することもできる。この
ような構成にしても、同様の効果を得られること
は勿論である。したがつて、この発明は上記の実
施例に限定されるものではなく、適宜の設計的変
更を行なうことにより、他の態様でも実施し得る
ものである。
［発明の効果］
以上説明したように、この発明によれば、偶数
段目の反転回路の出力端と電源との間に接続され
たトランジスタと奇数段目の反転回路の出力端と
電源との間に接続されたトランジスタとのうちど
ちらか一方あるいは両方のトランジスタにより、
相補信号の一方あるいは両方のスイツチング動作
を補うようにしたので、各々の相補信号の入力信
号に対するスイツチング時間を簡単な構成で同程
度にすることができるようになる。
段目の反転回路の出力端と電源との間に接続され
たトランジスタと奇数段目の反転回路の出力端と
電源との間に接続されたトランジスタとのうちど
ちらか一方あるいは両方のトランジスタにより、
相補信号の一方あるいは両方のスイツチング動作
を補うようにしたので、各々の相補信号の入力信
号に対するスイツチング時間を簡単な構成で同程
度にすることができるようになる。
第１図はこの発明の一実施例に係る相補信号出
力回路の構成図、第２図及び第３図は第１図に示
す相補信号出力回路の具体的な一構成を示す回路
図、第４図、第５図、第７図、第８図はこの発明
の他の実施例に係る相補信号出力回路の構成を示
す回路図、第６図は第５図に示す相補信号出力回
路の動作波形図、第９図は従来の相補信号出力回
路の一構成を示す図、第１０図は第９図に示す相
補信号出力回路の動作波形図である。 I1〜I10……インバータ回路、Ｑ１〜Ｑ６……バ
イポーラトランジスタ。
力回路の構成図、第２図及び第３図は第１図に示
す相補信号出力回路の具体的な一構成を示す回路
図、第４図、第５図、第７図、第８図はこの発明
の他の実施例に係る相補信号出力回路の構成を示
す回路図、第６図は第５図に示す相補信号出力回
路の動作波形図、第９図は従来の相補信号出力回
路の一構成を示す図、第１０図は第９図に示す相
補信号出力回路の動作波形図である。 I1〜I10……インバータ回路、Ｑ１〜Ｑ６……バ
イポーラトランジスタ。
Claims (1)
- １ 入力信号を直列に接続された複数の反転回路
のうち初段の反転回路で受けて、偶数段目の反転
回路の出力端に入力信号と同相の相補信号を与
え、奇数段目の反転回路の出力端に入力信号と逆
相の相補信号を与える相補信号出力回路にして、
入力信号と同相の信号によつて導通制御されて前
記偶数段目の反転回路の出力端と電源との間に接
続されたトランジスタ及び／又は入力信号と逆相
の信号によつて導通制御されて前記奇数段目の反
転回路の出力端と電源との間に接続されたトラン
ジスタを有することを特徴とする相補信号出力回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246767A JPS64814A (en) | 1987-03-24 | 1987-09-30 | Complementary signal output circuit |
| US07/230,549 US4950920A (en) | 1987-09-30 | 1988-08-10 | Complementary signal output circuit with reduced skew |
| DE8888307474T DE3875216T2 (de) | 1987-09-30 | 1988-08-11 | Komplementaersignal-ausgangsschaltung. |
| EP88307474A EP0310232B1 (en) | 1987-09-30 | 1988-08-11 | Complementary signal output circuit |
| KR1019880010532A KR920000837B1 (ko) | 1987-09-30 | 1988-08-19 | 상보신호출력회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-67963 | 1987-03-24 | ||
| JP6796387 | 1987-03-24 | ||
| JP62246767A JPS64814A (en) | 1987-03-24 | 1987-09-30 | Complementary signal output circuit |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01814A JPH01814A (ja) | 1989-01-05 |
| JPS64814A JPS64814A (en) | 1989-01-05 |
| JPH0434327B2 true JPH0434327B2 (ja) | 1992-06-05 |
Family
ID=26409201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62246767A Granted JPS64814A (en) | 1987-03-24 | 1987-09-30 | Complementary signal output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64814A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4678471B2 (ja) * | 2000-06-22 | 2011-04-27 | マイクロン テクノロジー， インク． | 均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法 |
| WO2014175299A1 (ja) * | 2013-04-26 | 2014-10-30 | 株式会社村田製作所 | スイッチング電源装置用制御回路 |
-
1987
- 1987-09-30 JP JP62246767A patent/JPS64814A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64814A (en) | 1989-01-05 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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