JPH0735454Y2 - パルス幅伸張回路 - Google Patents
パルス幅伸張回路Info
- Publication number
- JPH0735454Y2 JPH0735454Y2 JP1989083770U JP8377089U JPH0735454Y2 JP H0735454 Y2 JPH0735454 Y2 JP H0735454Y2 JP 1989083770 U JP1989083770 U JP 1989083770U JP 8377089 U JP8377089 U JP 8377089U JP H0735454 Y2 JPH0735454 Y2 JP H0735454Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- output
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、入力された信号のパルス幅伸張を行なうパル
ス幅伸張回路に関するもので、特に素子数の削減を計っ
たパルス幅伸張回路に関する。
ス幅伸張回路に関するもので、特に素子数の削減を計っ
たパルス幅伸張回路に関する。
（ロ）従来の技術 パルス幅の短い入力信号を所定パルス幅以上の信号に変
換するパルス幅伸張回路として第２図の如きものが知ら
れている。第２図において、第３図（イ）の如きクロッ
ク信号がクロック端子（１）に印加され、第３図（ロ）
の如き入力信号が第１及び第2D−FF（２）及び（３）
（ただしＤ−FFはＤ型フリップフロップ回路）のリセッ
ト端子（Ｒ）に接続された入力端子（４）に印加された
とする。第1D−FF（２）のD1端子には電源（＋VDD）か
ら「Ｈ」レベルの信号が印加されているので、第３図
（イ）の信号の１回目の立ち上がりでQ1出力が第３図
（ハ）の如く立ち上がり、同２回目の立ち下がりで２
出力が第３図（ニ）の如く立ち下がる。そして、第３図
（ロ）の入力信号が第１及び第2D−FF（２）及び（３）
のリセット端子に印加されると、Q1出力は「Ｌ」レベル
となり、２出力は「Ｈ」レベルとなる。その後、第３
図（イ）の信号の３回目の立ち下がりで、Q1出力が
「Ｈ」レベルとなり、同４回目の立ち下がりで２出力
が「Ｌ」レベルとなる。
換するパルス幅伸張回路として第２図の如きものが知ら
れている。第２図において、第３図（イ）の如きクロッ
ク信号がクロック端子（１）に印加され、第３図（ロ）
の如き入力信号が第１及び第2D−FF（２）及び（３）
（ただしＤ−FFはＤ型フリップフロップ回路）のリセッ
ト端子（Ｒ）に接続された入力端子（４）に印加された
とする。第1D−FF（２）のD1端子には電源（＋VDD）か
ら「Ｈ」レベルの信号が印加されているので、第３図
（イ）の信号の１回目の立ち上がりでQ1出力が第３図
（ハ）の如く立ち上がり、同２回目の立ち下がりで２
出力が第３図（ニ）の如く立ち下がる。そして、第３図
（ロ）の入力信号が第１及び第2D−FF（２）及び（３）
のリセット端子に印加されると、Q1出力は「Ｌ」レベル
となり、２出力は「Ｈ」レベルとなる。その後、第３
図（イ）の信号の３回目の立ち下がりで、Q1出力が
「Ｈ」レベルとなり、同４回目の立ち下がりで２出力
が「Ｌ」レベルとなる。
従って、第２図の回路に依れば、第３図（ロ）の入力信
号のパルス幅伸張を行なった信号として第３図（ニ）の
信号が得られる。
号のパルス幅伸張を行なった信号として第３図（ニ）の
信号が得られる。
（ハ）考案が解決しようとする課題 ところで、第２図の回路をI2L（インテグレーテッド・
インジェクション・ロジック）でIC化して構成する場
合、リセット機能付きのＤ−FFは、一般に８個の素子を
必要とする。その為、第２図の回路において16個の素子
が必要となり、素子数が多くなってしまう。特に第２図
の回路を複数個使用する場合は、チップ面積の増加等が
問題となった。
インジェクション・ロジック）でIC化して構成する場
合、リセット機能付きのＤ−FFは、一般に８個の素子を
必要とする。その為、第２図の回路において16個の素子
が必要となり、素子数が多くなってしまう。特に第２図
の回路を複数個使用する場合は、チップ面積の増加等が
問題となった。
（ニ）課題を解決するための手段 本考案は、上述の点に鑑み成されたもので、入力信号に
応じて反転するRSフリップフロップと、該RSフリップフ
ロップの出力信号がデータ端子に、クロック信号がクロ
ック端子に印加されるＤフリップフロップと、反転され
た前記クロック信号と前記Ｄフリップフロップの出力信
号とが印加されると共にその出力信号で前記RSフリップ
フロップを反転させるインバータとから成り、前記RSフ
リップフロップの出力信号及び前記Ｄフリップフロップ
の出力信号から前記入力信号のパルス幅伸張を行った信
号を得るようにしたことを特徴とする。
応じて反転するRSフリップフロップと、該RSフリップフ
ロップの出力信号がデータ端子に、クロック信号がクロ
ック端子に印加されるＤフリップフロップと、反転され
た前記クロック信号と前記Ｄフリップフロップの出力信
号とが印加されると共にその出力信号で前記RSフリップ
フロップを反転させるインバータとから成り、前記RSフ
リップフロップの出力信号及び前記Ｄフリップフロップ
の出力信号から前記入力信号のパルス幅伸張を行った信
号を得るようにしたことを特徴とする。
（ホ）作用 本考案に依れば、入力信号を保持するRSフリップフロッ
プの出力信号を、クロック信号を用いてＤフリップフロ
ップで正規化している。そして、前記Ｄフリップフロッ
プの出力信号と前記クロック信号の反転信号とを加算し
た信号を用いて前記RSフリップフロップを反転させてい
る。その為、前記RSフリップフロップ及び前記Ｄフリッ
プフロップからの信号を用いれば前記入力信号のパルス
幅伸張を行なうことが出来る。
プの出力信号を、クロック信号を用いてＤフリップフロ
ップで正規化している。そして、前記Ｄフリップフロッ
プの出力信号と前記クロック信号の反転信号とを加算し
た信号を用いて前記RSフリップフロップを反転させてい
る。その為、前記RSフリップフロップ及び前記Ｄフリッ
プフロップからの信号を用いれば前記入力信号のパルス
幅伸張を行なうことが出来る。
（ヘ）実施例 第１図は、本考案の一実施例を示す回路図で、（５）は
入力信号が印加される入力端子、（６）は前記入力端子
（５）からの入力信号に応じてセットされるRS−FF（RS
型フリップフロップ回路）、（７）はパルス幅の伸張量
を定めるクロック信号が印加されるクロック端子、
（８）は前記RS−FF（６）のＱ出力を前記クロック端子
（７）からのクロック信号に基づいて転送するＤ−FF、
（９）は前記クロック端子（７）からのクロック信号を
反転する第１インバータ、（10）は該第１インバータ
（９）の出力及び前記Ｄ−FF（８）のＱ出力が接続さ
れ、共通に印加される第２インバータ、（11）は前記RS
−FF（６）の出力及び前記Ｄ−FF（８）の出力が接
続され、共通に印加される第３インバータ、及び（12）
は入力信号のパルス幅伸張を行なった出力信号が得られ
る出力端子である。
入力信号が印加される入力端子、（６）は前記入力端子
（５）からの入力信号に応じてセットされるRS−FF（RS
型フリップフロップ回路）、（７）はパルス幅の伸張量
を定めるクロック信号が印加されるクロック端子、
（８）は前記RS−FF（６）のＱ出力を前記クロック端子
（７）からのクロック信号に基づいて転送するＤ−FF、
（９）は前記クロック端子（７）からのクロック信号を
反転する第１インバータ、（10）は該第１インバータ
（９）の出力及び前記Ｄ−FF（８）のＱ出力が接続さ
れ、共通に印加される第２インバータ、（11）は前記RS
−FF（６）の出力及び前記Ｄ−FF（８）の出力が接
続され、共通に印加される第３インバータ、及び（12）
は入力信号のパルス幅伸張を行なった出力信号が得られ
る出力端子である。
今、第４図（イ）のクロック信号がクロック端子（７）
に、第４図（ロ）の入力信号が入力端子（５）に印加さ
れたとする。すると、第４図（ロ）の入力信号の立ち下
がりに応じてRS−FF（６）がセットされ、そのＱ出力が
第４図（ハ）の如く「Ｈ」レベルとなる。次に第４図
（イ）のクロック信号の２回目の立ち上がりに応じてて
Ｄ−FF（８）のＱ出力が第４図（ニ）の如く「Ｈ」レベ
ルとなる。そして、第４図（イ）のクロック信号の時刻
t1における立ち下がりに応じて第１インバータ（９）の
出力が「Ｈ」レベルとなり、接続点ＡにおいてＤ−FF
（８）のＱ出力との論理積が取られる。この時のＤ−FF
（８）のＱ出力は第４図（ニ）の如く「Ｈ」レベルであ
るので、「Ｈ」レベルの信号が第２インバータ（10）に
印加され「Ｌ」レベルの信号がRS−FF（６）のリセット
端子（Ｒ）に印加される。その為、RS−FF（６）のＱ出
力は第４図（ハ）の如く「Ｌ」レベルとなる。そして、
第４図（イ）のクロック信号の３回目の立ち下がりに応
じてそのＱ出力は第４図（ニ）の如く「Ｌ」レベルとな
る。
に、第４図（ロ）の入力信号が入力端子（５）に印加さ
れたとする。すると、第４図（ロ）の入力信号の立ち下
がりに応じてRS−FF（６）がセットされ、そのＱ出力が
第４図（ハ）の如く「Ｈ」レベルとなる。次に第４図
（イ）のクロック信号の２回目の立ち上がりに応じてて
Ｄ−FF（８）のＱ出力が第４図（ニ）の如く「Ｈ」レベ
ルとなる。そして、第４図（イ）のクロック信号の時刻
t1における立ち下がりに応じて第１インバータ（９）の
出力が「Ｈ」レベルとなり、接続点ＡにおいてＤ−FF
（８）のＱ出力との論理積が取られる。この時のＤ−FF
（８）のＱ出力は第４図（ニ）の如く「Ｈ」レベルであ
るので、「Ｈ」レベルの信号が第２インバータ（10）に
印加され「Ｌ」レベルの信号がRS−FF（６）のリセット
端子（Ｒ）に印加される。その為、RS−FF（６）のＱ出
力は第４図（ハ）の如く「Ｌ」レベルとなる。そして、
第４図（イ）のクロック信号の３回目の立ち下がりに応
じてそのＱ出力は第４図（ニ）の如く「Ｌ」レベルとな
る。
従って、RS−FF（６）のＱ出力及びＤ−FF（８）のＱ出
力の論理積を接続点Ｂにおいて取り、第３インバータ
（11）で反転させれば出力端子（12）に第４図（ホ）の
如きパルス幅伸張の行なわれた出力信号を得ることが出
来る。
力の論理積を接続点Ｂにおいて取り、第３インバータ
（11）で反転させれば出力端子（12）に第４図（ホ）の
如きパルス幅伸張の行なわれた出力信号を得ることが出
来る。
次に第１図の接続点Ａにおける動作について第５図を用
いて説明する。第５図において、（13）は第１図の第１
インバータ（９）となる第１トランジスタ、（14）は第
１図の第２インバータ（10）となる第２トランジスタ、
（15）は第１図のＤ−FF（８）のＱ出力部を構成する出
力トランジスタである。第５図において、端子（16）及
び（17）に「Ｌ」レベルの信号が印加されると、電流源
（18）及び（19）からの電流は第１トランジスタ（13）
及び出力トランジスタ（15）のベースに供給されず、両
トランジスタはオフする。すると、電流源（20）からの
電流は、第２トランジスタ（14）のベースにのみ供給さ
れ、点Ａの電圧は「Ｈ」レベルとなる。従って、出力端
子（21）に「Ｌ」レベルの信号が得られる。
いて説明する。第５図において、（13）は第１図の第１
インバータ（９）となる第１トランジスタ、（14）は第
１図の第２インバータ（10）となる第２トランジスタ、
（15）は第１図のＤ−FF（８）のＱ出力部を構成する出
力トランジスタである。第５図において、端子（16）及
び（17）に「Ｌ」レベルの信号が印加されると、電流源
（18）及び（19）からの電流は第１トランジスタ（13）
及び出力トランジスタ（15）のベースに供給されず、両
トランジスタはオフする。すると、電流源（20）からの
電流は、第２トランジスタ（14）のベースにのみ供給さ
れ、点Ａの電圧は「Ｈ」レベルとなる。従って、出力端
子（21）に「Ｌ」レベルの信号が得られる。
第１図のＤ−FF（８）は、第２図のＤ−FFと異なりリセ
ット機能を必要としないので、７素子で構成出来る。そ
の為、第１図の回路は合計12素子で構成することが出来
る。
ット機能を必要としないので、７素子で構成出来る。そ
の為、第１図の回路は合計12素子で構成することが出来
る。
（ト）考案の効果 以上述べた如く、本考案に依れば少ない素子数で入力信
号のパルス幅伸張を行なうことの出来るパルス幅伸張回
路を提供出来る。
号のパルス幅伸張を行なうことの出来るパルス幅伸張回
路を提供出来る。
第１図は、本考案の一実施例を示す回路図、第２図は従
来のパルス幅伸張回路を示す回路図、第３図（イ）乃至
（ニ）は第２図の説明に供する為の波形図、第４図
（イ）乃至（ホ）は第１図の説明に供する為の波形図、
及び第５図は第１図の具体回路例を示す回路図である。 （６）…RS−FF、（８）…Ｄ−FF、（９）…第１インバ
ータ、（10）…第２インバータ、（11）…第３インバー
タ。
来のパルス幅伸張回路を示す回路図、第３図（イ）乃至
（ニ）は第２図の説明に供する為の波形図、第４図
（イ）乃至（ホ）は第１図の説明に供する為の波形図、
及び第５図は第１図の具体回路例を示す回路図である。 （６）…RS−FF、（８）…Ｄ−FF、（９）…第１インバ
ータ、（10）…第２インバータ、（11）…第３インバー
タ。
Claims (2)
- 【請求項１】入力信号に応じて反転するRSフリップフロ
ップと、 該RSフリップフロップの出力信号がデータ端子に、クロ
ック信号がクロック端子に印加されるＤフリップフロッ
プと、 反転された前記クロック信号と前記Ｄフリップフロップ
の出力信号とが印加されると共にその出力信号で前記RS
フリップフロップを反転させるインバータとから成り、 前記RSフリップフロップの出力信号及び前記Ｄフリップ
フロップの出力信号から前記入力信号のパルス幅伸張を
行なった信号を得るようにしたことを特徴とするパルス
幅伸張回路。 - 【請求項２】前記パルス幅伸張回路を構成する素子は、
I2Lで構成されることを特徴とする請求項第１項記載の
パルス幅伸張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989083770U JPH0735454Y2 (ja) | 1989-07-17 | 1989-07-17 | パルス幅伸張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989083770U JPH0735454Y2 (ja) | 1989-07-17 | 1989-07-17 | パルス幅伸張回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322430U JPH0322430U (ja) | 1991-03-07 |
| JPH0735454Y2 true JPH0735454Y2 (ja) | 1995-08-09 |
Family
ID=31631715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989083770U Expired - Lifetime JPH0735454Y2 (ja) | 1989-07-17 | 1989-07-17 | パルス幅伸張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0735454Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144629A (en) * | 1974-10-09 | 1976-04-16 | Sumitomo Chemical Co | Borudooekino chogosanpuhoho |
| JPS52141550A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Pulse expanding circuit |
-
1989
- 1989-07-17 JP JP1989083770U patent/JPH0735454Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322430U (ja) | 1991-03-07 |
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