JPH0434330B2 - - Google Patents
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- JPH0434330B2 JPH0434330B2 JP57065569A JP6556982A JPH0434330B2 JP H0434330 B2 JPH0434330 B2 JP H0434330B2 JP 57065569 A JP57065569 A JP 57065569A JP 6556982 A JP6556982 A JP 6556982A JP H0434330 B2 JPH0434330 B2 JP H0434330B2
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- anode
- cathode
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、電力用電界効果半導体デバイスおよ
びこれらデバイスを用いた制御回路に関し、さら
に詳しくは、通常オンの半導体デバイスを通常オ
フのモードで動作しうるように制御する回路およ
び方法に関する。
びこれらデバイスを用いた制御回路に関し、さら
に詳しくは、通常オンの半導体デバイスを通常オ
フのモードで動作しうるように制御する回路およ
び方法に関する。
従来の電界制御サイリスタは電力スイツチング
用として開発されてきた。これらデバイスは印加
される両極性（正及び負）の陽極電圧に対して電
流を阻止することができ、また低い順方向電圧降
下で順方向電流を導通することができる。さら
に、これらデバイスは、１マイクロ秒以下のター
ンオフ時間でゲート・ターンオフする性能を呈す
ることが明らかにされている。このデバイスにお
いて順方向阻止特性を得るには、ゲートに負のバ
イアスを印加することが必要である。この負バイ
アスはゲート接合を逆バイアスして、陰極の下に
空乏層を広げる。隣接するゲート領域の空乏層が
陰極の下でパンチスルーすると、陽極と陰極との
間に電位障壁が形成される。この電位障壁は、陰
極から陽極に電子が注入されるのを阻止し、従つ
て、デバイスは電流の流れを阻止する。しかし、
陽極電圧が増加するにつれ、電位障壁の高さが減
少する。陽極電圧が印加されるゲート・バイアス
電圧に対してある値を超えると、陽極電流が流れ
はじめる。印加されるゲート・バイアス電圧に対
する陽極電圧の比は、デバイスの阻止利得と定義
されている。このように、電界制御サイリスタ
は、通常オンの特性を有しており、これをオフ状
態に保持するにはゲート電圧を印加する必要があ
る。
用として開発されてきた。これらデバイスは印加
される両極性（正及び負）の陽極電圧に対して電
流を阻止することができ、また低い順方向電圧降
下で順方向電流を導通することができる。さら
に、これらデバイスは、１マイクロ秒以下のター
ンオフ時間でゲート・ターンオフする性能を呈す
ることが明らかにされている。このデバイスにお
いて順方向阻止特性を得るには、ゲートに負のバ
イアスを印加することが必要である。この負バイ
アスはゲート接合を逆バイアスして、陰極の下に
空乏層を広げる。隣接するゲート領域の空乏層が
陰極の下でパンチスルーすると、陽極と陰極との
間に電位障壁が形成される。この電位障壁は、陰
極から陽極に電子が注入されるのを阻止し、従つ
て、デバイスは電流の流れを阻止する。しかし、
陽極電圧が増加するにつれ、電位障壁の高さが減
少する。陽極電圧が印加されるゲート・バイアス
電圧に対してある値を超えると、陽極電流が流れ
はじめる。印加されるゲート・バイアス電圧に対
する陽極電圧の比は、デバイスの阻止利得と定義
されている。このように、電界制御サイリスタ
は、通常オンの特性を有しており、これをオフ状
態に保持するにはゲート電圧を印加する必要があ
る。
電界制御サイリスタは、陽極電流が流れている
ときに負のゲート電圧を印加することにより導通
モードから順方向阻止モードに急速に切換えるこ
とが出来る。ゲート・ターンオフの際、ゲート駆
動回路によつて充分なゲート電流を供給して、ｎ
形ベース中の少数キヤリヤの蓄積電荷を除去する
とともに、陽極電流をピンチオフするために陰極
の下にゲート空乏層が広がるようにする必要があ
る。ターンオフのためのピーク・ゲート電流が陽
極電流に匹適する位であると、１マイクロ秒以下
のターンオフ時間が得られることが見出されてい
る。
ときに負のゲート電圧を印加することにより導通
モードから順方向阻止モードに急速に切換えるこ
とが出来る。ゲート・ターンオフの際、ゲート駆
動回路によつて充分なゲート電流を供給して、ｎ
形ベース中の少数キヤリヤの蓄積電荷を除去する
とともに、陽極電流をピンチオフするために陰極
の下にゲート空乏層が広がるようにする必要があ
る。ターンオフのためのピーク・ゲート電流が陽
極電流に匹適する位であると、１マイクロ秒以下
のターンオフ時間が得られることが見出されてい
る。
電界制御サイリスタ（FCT）の従来のゲート
回路を第１図に示す。この回路１０において、電
源１４から負荷１２への電流供給は、スイツチ１
８を用いて電界制御サイリスタ１６をゲート制御
することによつて制御できる。スイツチ１８が開
いている時、FCT１６はオン状態であつて、電
流が負荷１２に供給される。スイツチ１８が閉じ
ているとき、図において符号２０および２２で示
される電源から供給されるゲート電圧によつて、
FCTを順方向阻止モードに保持する。FCTのタ
ーンオフ速度は、ターンオフの際のゲート電流の
ピーク値によつて制御される。このピーク電流は
ゲート抵抗２２によつて制御できる。このような
ゲート回路を用いた場合、幾つかの問題点があ
る。第１の問題点は、ゲート・バイアス電圧がな
いときデバイスが通常オンであり、ゲート制御回
路がフエイル・セーフ（fail−safe）な始動及び
動作を行う保証がないことである。第２に、大き
な順方向阻止電圧でデバイスを動作させるために
は、かなり大きなゲート電圧が必要なことであ
る。この問題点は、従来の技術においてデバイス
の構造を改良して高い阻止利得を有したデバイス
を開発することによつて部分的に克服されてい
る。しかし、阻止利得の改善にもかかわらず、デ
バイスを順方向阻止状態に保持するには、なんら
かのゲート・バイアス電圧が必要である。第３の
問題点はデバイスをオン状態から阻止状態に切換
えるにはかなり大きなゲート駆動電流を必要とす
ることである。従つて、数マイクロ秒のターンオ
フ時間が既に得られているにもかかわらず、この
ような高速ターンオフを得るには、普通５以下の
ゲート・ターンオフ電流利得を必要とする。電界
制御サイリスタに関するこれらの欠点は、主とし
て電力用スイツチング用としての利用を制限して
きた。
回路を第１図に示す。この回路１０において、電
源１４から負荷１２への電流供給は、スイツチ１
８を用いて電界制御サイリスタ１６をゲート制御
することによつて制御できる。スイツチ１８が開
いている時、FCT１６はオン状態であつて、電
流が負荷１２に供給される。スイツチ１８が閉じ
ているとき、図において符号２０および２２で示
される電源から供給されるゲート電圧によつて、
FCTを順方向阻止モードに保持する。FCTのタ
ーンオフ速度は、ターンオフの際のゲート電流の
ピーク値によつて制御される。このピーク電流は
ゲート抵抗２２によつて制御できる。このような
ゲート回路を用いた場合、幾つかの問題点があ
る。第１の問題点は、ゲート・バイアス電圧がな
いときデバイスが通常オンであり、ゲート制御回
路がフエイル・セーフ（fail−safe）な始動及び
動作を行う保証がないことである。第２に、大き
な順方向阻止電圧でデバイスを動作させるために
は、かなり大きなゲート電圧が必要なことであ
る。この問題点は、従来の技術においてデバイス
の構造を改良して高い阻止利得を有したデバイス
を開発することによつて部分的に克服されてい
る。しかし、阻止利得の改善にもかかわらず、デ
バイスを順方向阻止状態に保持するには、なんら
かのゲート・バイアス電圧が必要である。第３の
問題点はデバイスをオン状態から阻止状態に切換
えるにはかなり大きなゲート駆動電流を必要とす
ることである。従つて、数マイクロ秒のターンオ
フ時間が既に得られているにもかかわらず、この
ような高速ターンオフを得るには、普通５以下の
ゲート・ターンオフ電流利得を必要とする。電界
制御サイリスタに関するこれらの欠点は、主とし
て電力用スイツチング用としての利用を制限して
きた。
従つて、本発明の目的は、回路が通常オフのモ
ードで動作し得るように、低降伏電圧の通常オフ
の電力デバイスと直列に接続された高降伏電圧の
電力デバイスを有し、回路のターンオンおよびタ
ーンオフが低電圧電力デバイスの制御によつて制
御される回路構成を提供することである。本発明
の別の目的は、非常に高いゲート・ターンオフ利
得を有し、高速でターンオフする高電圧の通常オ
フのデバイス構成を提供することである。
ードで動作し得るように、低降伏電圧の通常オフ
の電力デバイスと直列に接続された高降伏電圧の
電力デバイスを有し、回路のターンオンおよびタ
ーンオフが低電圧電力デバイスの制御によつて制
御される回路構成を提供することである。本発明
の別の目的は、非常に高いゲート・ターンオフ利
得を有し、高速でターンオフする高電圧の通常オ
フのデバイス構成を提供することである。
そのため、本発明は、低電圧の通常オフのトラ
ンジスタに直列接続された高電圧の通常オンのデ
バイスを有し、低電圧の通常オフのトランジスタ
が回路の電流を制御するようにした複合回路を提
供する。一実施例によれば、本発明は、陰極に直
列接続された低電圧MOSFETを有した電界制御
サイリスタを含む。他の実施例によれば、ソース
に直列接続された低電圧MOSFETを有した接合
形電界効果トランジスタ（JFET）を含む。さら
に他の実施例によれば、低電圧バイポーラ・トラ
ンジスタを、高電圧電界制御サイリスタの陰極あ
るいは高電圧JFETのソースに接続する。
ンジスタに直列接続された高電圧の通常オンのデ
バイスを有し、低電圧の通常オフのトランジスタ
が回路の電流を制御するようにした複合回路を提
供する。一実施例によれば、本発明は、陰極に直
列接続された低電圧MOSFETを有した電界制御
サイリスタを含む。他の実施例によれば、ソース
に直列接続された低電圧MOSFETを有した接合
形電界効果トランジスタ（JFET）を含む。さら
に他の実施例によれば、低電圧バイポーラ・トラ
ンジスタを、高電圧電界制御サイリスタの陰極あ
るいは高電圧JFETのソースに接続する。
従来技術に対して新規かつ進歩性を有したと信
ずるこの発明の特徴は、特許請求の範囲に記載さ
れているが、構成ならびに動作を含む本発明それ
自体、および他の目的ならびに利点は、添付の図
面に従つて以下の説明を参照すればより良く理解
できるであろう。
ずるこの発明の特徴は、特許請求の範囲に記載さ
れているが、構成ならびに動作を含む本発明それ
自体、および他の目的ならびに利点は、添付の図
面に従つて以下の説明を参照すればより良く理解
できるであろう。
電界制御サイリスタを制御する従来の技術に関
する上述の問題は、以下に述べる新しいゲート回
路を使用することによつて解決できる。以下に述
べる各実施例において、高電圧の通常オンのデバ
イスは、この高電圧デバイスに直列に低電圧の通
常オフのデバイスを追加することによつて通常オ
フのモードで動作するようになされている。本発
明を適用したゲート回路３０を第２図に示す。複
合回路３２において、ｎチヤンネルの通常オフの
MOSゲート電界効果トランジスタ（MOSFET）
３４が、通常オンの電界制御サイリスタ（FCT）
３６を流れる電流を制御するために用いられてい
る。ここで使用する「通常オン」のデバイスと
は、ゲート・バイアスがない時は電流を導通し、
電流を阻止するにはゲート・バイアスを必要とす
るデバイスを意味する。ここで使用する「通常オ
フ」のデバイスとは、ゲート・バイアスがない時
は電流を阻止し、ゲート・バイアスが印加された
時に電流を導通するデバイスを意味する。ここで
使用する「高電圧」とは、100ボルト以上の電圧
であり、「低電圧」とは100ボルト未満の電圧であ
る。上記のように電流を制御するために、
MOSFET３４のドレイン３８はFCT３６の陰極
４０に接続され、MOSFETのソース４２はFCT
のゲート４４に接続されている。負荷１２を通る
電流は、MOSFET３４のゲート４６に印加され
るバイアスによつて制御される。
する上述の問題は、以下に述べる新しいゲート回
路を使用することによつて解決できる。以下に述
べる各実施例において、高電圧の通常オンのデバ
イスは、この高電圧デバイスに直列に低電圧の通
常オフのデバイスを追加することによつて通常オ
フのモードで動作するようになされている。本発
明を適用したゲート回路３０を第２図に示す。複
合回路３２において、ｎチヤンネルの通常オフの
MOSゲート電界効果トランジスタ（MOSFET）
３４が、通常オンの電界制御サイリスタ（FCT）
３６を流れる電流を制御するために用いられてい
る。ここで使用する「通常オン」のデバイスと
は、ゲート・バイアスがない時は電流を導通し、
電流を阻止するにはゲート・バイアスを必要とす
るデバイスを意味する。ここで使用する「通常オ
フ」のデバイスとは、ゲート・バイアスがない時
は電流を阻止し、ゲート・バイアスが印加された
時に電流を導通するデバイスを意味する。ここで
使用する「高電圧」とは、100ボルト以上の電圧
であり、「低電圧」とは100ボルト未満の電圧であ
る。上記のように電流を制御するために、
MOSFET３４のドレイン３８はFCT３６の陰極
４０に接続され、MOSFETのソース４２はFCT
のゲート４４に接続されている。負荷１２を通る
電流は、MOSFET３４のゲート４６に印加され
るバイアスによつて制御される。
第２図の回路は以下のように動作する。
スイツチ５０を開放するか、または接地電位に
接続するとMOSFET３４はオフ状態を保つてお
り、ドレイン３８とソース４２の間に電流が流れ
ることは出来ない。後で説明するように、
MOSFETの降伏電圧は、なだれ降伏を避けるた
めに充分高くなければならない。FCTの陽極４
８に印加されている正電圧VLはFCTのゲート接
合を逆バイアスする。このゲート接合の空乏層
は、FCTの陰極の下に広がり、陽極と陰極間に
電位障壁をつくる。それによつて、陰極電位は陽
極電位からシールドされる。MOSFETのゲート
４６をスイツチ５０により正のゲート電源２０に
接続して、ゲート４６に正の電圧を印加すると、
MOSFETはオンとなる。このためFCTのゲート
４４と陰極４０が短絡される。正のゲート・バイ
アスは、MOSFET３４を導通状態に切換えるた
めに、その閾値電圧以上でなければならない。
MOSFETが導通状態の時、負荷電流はFCTを陽
極から陰極へと流れ、そしてMOSFETのドレイ
ンを経て接地端子に流れることができる。従つ
て、上述したように、この回路において、全負荷
電流がMOSFETを流れる。
接続するとMOSFET３４はオフ状態を保つてお
り、ドレイン３８とソース４２の間に電流が流れ
ることは出来ない。後で説明するように、
MOSFETの降伏電圧は、なだれ降伏を避けるた
めに充分高くなければならない。FCTの陽極４
８に印加されている正電圧VLはFCTのゲート接
合を逆バイアスする。このゲート接合の空乏層
は、FCTの陰極の下に広がり、陽極と陰極間に
電位障壁をつくる。それによつて、陰極電位は陽
極電位からシールドされる。MOSFETのゲート
４６をスイツチ５０により正のゲート電源２０に
接続して、ゲート４６に正の電圧を印加すると、
MOSFETはオンとなる。このためFCTのゲート
４４と陰極４０が短絡される。正のゲート・バイ
アスは、MOSFET３４を導通状態に切換えるた
めに、その閾値電圧以上でなければならない。
MOSFETが導通状態の時、負荷電流はFCTを陽
極から陰極へと流れ、そしてMOSFETのドレイ
ンを経て接地端子に流れることができる。従つ
て、上述したように、この回路において、全負荷
電流がMOSFETを流れる。
ゲート回路３０の動作特性を第６図に図示す
る。第６図は、印加された陽極電圧の凾数として
FCTの測定されたゲート・カソード間、電圧
（MOSFETのドレイン・ソース間電圧に等しい）
をプロツトしたものである。MOSFETのドレイ
ン・ソース間電圧は、陽極電圧500ボルトまで50
ボルト以下に留まることがわかる。この特徴は、
負荷電流の制御に低降伏電圧のMOSFETを使用
することができるので、回路の動作にとつて極め
て重要なことである。このような低電圧
MOSFETはオン時抵抗を小さく設計できるの
で、オン状態でのMOSFETの電力消費が低い。
したがつて、オンとなつた時にFCTの全電流が
MOSFETを通つて流れなければならないが、
MOSFET両端間の電圧が低いので、低降伏電圧
MOSFETを使用することができる。典型的な
FCTの順方向電圧降下は約1.5ボルトであり、典
型的なMOSFETの電圧降下は0.5ボルトより小さ
い。このため回路の全順方向電圧降下は約２ボル
トとなる。
る。第６図は、印加された陽極電圧の凾数として
FCTの測定されたゲート・カソード間、電圧
（MOSFETのドレイン・ソース間電圧に等しい）
をプロツトしたものである。MOSFETのドレイ
ン・ソース間電圧は、陽極電圧500ボルトまで50
ボルト以下に留まることがわかる。この特徴は、
負荷電流の制御に低降伏電圧のMOSFETを使用
することができるので、回路の動作にとつて極め
て重要なことである。このような低電圧
MOSFETはオン時抵抗を小さく設計できるの
で、オン状態でのMOSFETの電力消費が低い。
したがつて、オンとなつた時にFCTの全電流が
MOSFETを通つて流れなければならないが、
MOSFET両端間の電圧が低いので、低降伏電圧
MOSFETを使用することができる。典型的な
FCTの順方向電圧降下は約1.5ボルトであり、典
型的なMOSFETの電圧降下は0.5ボルトより小さ
い。このため回路の全順方向電圧降下は約２ボル
トとなる。
第２図に示すゲート回路は、高いゲート・ター
ンオフ電流利得を有し、強制的に陽極電流をゲー
ト・ターンオする別な利点を有している。負荷電
流をターンオフするために、スイツチ５０を用い
てMOSFETのゲート４６を接地電位に接続す
る。ゲートが接地されると、MOSFETは、導通
状態から阻止状態に切換わる。これを完了するた
めには、MOSFETの入力容量を放電するために
変位電流が流れなければならない。ひとたび
MOSFETがオフとなると、そのドレイン電位が
上昇する。このドレイン電位の上昇は、FCTの
ゲート接合に印加される逆バイアスを生じる。
FCTのｎベースに蓄積された少数キヤリヤは、
FCT３６が逆バイアスされて陽極電圧を阻止し
始めるまでゲート４４を介して取除かれる。ゲー
トから流れ出す電流は、ゲート接合が陽極電圧を
支持し始めるまでは、FCTの陽極電流に等しい。
残留電荷は再結合によつて消失する。このような
過程は、ｐ−ｉ−ｎ整流器における逆回復過程に
類似している。このように、FCTの蓄積電荷の
除去は、従来の第１図に示した回路での電流利得
１のターンオフに類似した状態下で生ずる。最初
に説明したように、このことはFCTの高速ター
ンオフを保証している。しかし、第２図に示す本
発明のゲート回路においては、ターンオフの際に
必要とするゲート駆動電流は、MOSFETのゲー
ト容量を放電するのに必要な変位電流によつて決
定されている。即ち、このゲート制御方式におい
ては、大きい陽極電流をオンおよびオフするの
に、MOSFETのゲート容量を充電および放電さ
せる極く小さいゲート駆動電流が用いられる。従
つて、本発明のゲート回路は、極めて高いターン
オフ速度を有し、高いゲート・ターンオフ電流利
得を持つ。回路の動的動作においては、必要な時
刻にゲート電圧を印加してMOSFETオンにする
ことにより、複合回路を流れる電流が得られる。
この電流を阻止するには、ゲート・バイアスが取
り除かれる。その結果、このデバイスは、ターン
オンおよびターンオフに対して大きな電流利得を
示す。さらに、定常状態のバイアス条件（オンあ
るいはオフ状態のいづれか）においては、何らゲ
ート駆動電流を必要としない。
ンオフ電流利得を有し、強制的に陽極電流をゲー
ト・ターンオする別な利点を有している。負荷電
流をターンオフするために、スイツチ５０を用い
てMOSFETのゲート４６を接地電位に接続す
る。ゲートが接地されると、MOSFETは、導通
状態から阻止状態に切換わる。これを完了するた
めには、MOSFETの入力容量を放電するために
変位電流が流れなければならない。ひとたび
MOSFETがオフとなると、そのドレイン電位が
上昇する。このドレイン電位の上昇は、FCTの
ゲート接合に印加される逆バイアスを生じる。
FCTのｎベースに蓄積された少数キヤリヤは、
FCT３６が逆バイアスされて陽極電圧を阻止し
始めるまでゲート４４を介して取除かれる。ゲー
トから流れ出す電流は、ゲート接合が陽極電圧を
支持し始めるまでは、FCTの陽極電流に等しい。
残留電荷は再結合によつて消失する。このような
過程は、ｐ−ｉ−ｎ整流器における逆回復過程に
類似している。このように、FCTの蓄積電荷の
除去は、従来の第１図に示した回路での電流利得
１のターンオフに類似した状態下で生ずる。最初
に説明したように、このことはFCTの高速ター
ンオフを保証している。しかし、第２図に示す本
発明のゲート回路においては、ターンオフの際に
必要とするゲート駆動電流は、MOSFETのゲー
ト容量を放電するのに必要な変位電流によつて決
定されている。即ち、このゲート制御方式におい
ては、大きい陽極電流をオンおよびオフするの
に、MOSFETのゲート容量を充電および放電さ
せる極く小さいゲート駆動電流が用いられる。従
つて、本発明のゲート回路は、極めて高いターン
オフ速度を有し、高いゲート・ターンオフ電流利
得を持つ。回路の動的動作においては、必要な時
刻にゲート電圧を印加してMOSFETオンにする
ことにより、複合回路を流れる電流が得られる。
この電流を阻止するには、ゲート・バイアスが取
り除かれる。その結果、このデバイスは、ターン
オンおよびターンオフに対して大きな電流利得を
示す。さらに、定常状態のバイアス条件（オンあ
るいはオフ状態のいづれか）においては、何らゲ
ート駆動電流を必要としない。
本発明の参考例を第３図に示す。図示のよう
に、この参考例においては、高電圧の通常オンの
接合形電界効果トランジスタ（JFET）６２が低
電圧MOSFET６４に接続されている。この回路
６０においてJFET６２の動作は、第２図の実施
例のFCTにおいて説明した動作と同様である。
MOSFET６４にゲートバイアスが印加されてい
ない時、JFET６２のゲート６６に電圧が支持さ
れるので、回路６０は電流を導通しない。JFET
のドレイン６８に正の電圧を印加すると、そのゲ
ート６６を逆バイアスすることとなる。
MOSFETのゲート６５に、ソース６９に対して
正の電圧を印加すると、MOSFETはオンとな
り、JFETのゲート６６とソース６７とを短絡す
る。このため、電位障壁が取り除かれるので、電
流がソース６７からドレイン６８に流れる。この
ソース・ドレイン電流はMOSFET６４を介し
て、ソース端子６９に流れる。ゲート・バイアス
がMOSFETから取り除かれると、第２図に対し
て説明したのと同様にして、デバイス電流は阻止
される。
に、この参考例においては、高電圧の通常オンの
接合形電界効果トランジスタ（JFET）６２が低
電圧MOSFET６４に接続されている。この回路
６０においてJFET６２の動作は、第２図の実施
例のFCTにおいて説明した動作と同様である。
MOSFET６４にゲートバイアスが印加されてい
ない時、JFET６２のゲート６６に電圧が支持さ
れるので、回路６０は電流を導通しない。JFET
のドレイン６８に正の電圧を印加すると、そのゲ
ート６６を逆バイアスすることとなる。
MOSFETのゲート６５に、ソース６９に対して
正の電圧を印加すると、MOSFETはオンとな
り、JFETのゲート６６とソース６７とを短絡す
る。このため、電位障壁が取り除かれるので、電
流がソース６７からドレイン６８に流れる。この
ソース・ドレイン電流はMOSFET６４を介し
て、ソース端子６９に流れる。ゲート・バイアス
がMOSFETから取り除かれると、第２図に対し
て説明したのと同様にして、デバイス電流は阻止
される。
本発明のさらに別の実施例は、第４図に示すよ
うに、高電圧の通常オンの電界制御サイリスタ
（FCT）７４を制御するために低電圧バイポー
ラ・トランジスタ７２を用いた複合回路７０を用
いている。この構成において、バイポーラ・トラ
ンジスタのコレクタ７８は電界制御サイリスタの
陰極７３に接続され、バイポーラ・トランジスタ
のエミツタ７９は電界制御サイリスタのゲート７
６に接続されている。この複合回路のオン・オフ
状態は、バイポーラ・トランジスタ７２のベース
７１に印加されるベース電流によつて制御され
る。
うに、高電圧の通常オンの電界制御サイリスタ
（FCT）７４を制御するために低電圧バイポー
ラ・トランジスタ７２を用いた複合回路７０を用
いている。この構成において、バイポーラ・トラ
ンジスタのコレクタ７８は電界制御サイリスタの
陰極７３に接続され、バイポーラ・トランジスタ
のエミツタ７９は電界制御サイリスタのゲート７
６に接続されている。この複合回路のオン・オフ
状態は、バイポーラ・トランジスタ７２のベース
７１に印加されるベース電流によつて制御され
る。
第４図の回路は以下のように動作する。バイポ
ーラ・トランジスタのゲート７１にゲート電流が
印加されない場合、FCT７４のゲート接合に電
圧が支持されるので、複合回路７０は電流を流さ
ない。負荷電圧が印加されても、トランジスタ７
２はオフ状態を保ち、そのコレクタ７８とエミツ
タ７９間に電流を流さない。既に述べたように、
トランジスタ７２の降伏電圧はなだれ降伏を避け
るために充分高く選ばねばならない。FCT７４
の陽極７５に正の電圧を印加すると、第２図の実
施例で説明したように、そのゲート接合を逆バイ
アスする。トランジスタ７２のベース７１に正の
電圧が印加されると、トランジスタ７２はオンと
なり、このためFCT７４のゲート７６が陰極７
３に短絡される。FCT７４の陽極と陰極間の電
位障壁が取除かれ、陽極７５と端子７７間に電流
が流れる。複合回路７０をオフするためには、ト
ランジスタ７２のベース７１を接地電位に接続す
る。このためトランジスタ７２が導通状態から非
導通状態に切換わり、コレクタ電位が上昇する。
この結果、FCT７４のゲート接合が逆バイアス
される。そこでFCTのｎベースに蓄積された少
数キヤリヤが、FCTが逆バイアスされて陽極電
圧を阻止し始めるまで、ゲート７６を介して除去
される。このように、大きな陽極電流をオンおよ
びオフするのに極めて小さなゲート駆動電流が使
用される。
ーラ・トランジスタのゲート７１にゲート電流が
印加されない場合、FCT７４のゲート接合に電
圧が支持されるので、複合回路７０は電流を流さ
ない。負荷電圧が印加されても、トランジスタ７
２はオフ状態を保ち、そのコレクタ７８とエミツ
タ７９間に電流を流さない。既に述べたように、
トランジスタ７２の降伏電圧はなだれ降伏を避け
るために充分高く選ばねばならない。FCT７４
の陽極７５に正の電圧を印加すると、第２図の実
施例で説明したように、そのゲート接合を逆バイ
アスする。トランジスタ７２のベース７１に正の
電圧が印加されると、トランジスタ７２はオンと
なり、このためFCT７４のゲート７６が陰極７
３に短絡される。FCT７４の陽極と陰極間の電
位障壁が取除かれ、陽極７５と端子７７間に電流
が流れる。複合回路７０をオフするためには、ト
ランジスタ７２のベース７１を接地電位に接続す
る。このためトランジスタ７２が導通状態から非
導通状態に切換わり、コレクタ電位が上昇する。
この結果、FCT７４のゲート接合が逆バイアス
される。そこでFCTのｎベースに蓄積された少
数キヤリヤが、FCTが逆バイアスされて陽極電
圧を阻止し始めるまで、ゲート７６を介して除去
される。このように、大きな陽極電流をオンおよ
びオフするのに極めて小さなゲート駆動電流が使
用される。
本発明のさらに別の参考例を第５図に示す。こ
の図において、複合回路８０は、バイポーラ・ト
ランジスタ８４に直列接続されたJFET８２より
成る。複合回路８０を流れる電流の制御は、バイ
ポーラ・トランジスタ８４のベースに印加される
電流によつて制御される。トランジスタ８４のベ
ース８３に電流が印加されない場合、コレクタ８
６とエミツタ８８間に電流は流れず、JFET８２
のゲート８１に電圧が支持されるので、回路８０
は電流を導通しない。JFET８２のドレイン８５
に正の電圧を印加すると、そのゲート８１が逆バ
イアスされる。トランジスタ８４のベース８３に
電流を印加すると、トランジスタ８４はオンとな
り、JFET８２のゲート８１とソース８７を短絡
する。ここで電位障壁が取り除かれ、ソース８７
からドレイン８５に電流が流れる。このソースか
らドレインへの電流は、トランジスタ８４を経て
端子８９に流れる。ベース電流を除去することに
よつて、既に述べたようにターンオフを行うこと
ができる。
の図において、複合回路８０は、バイポーラ・ト
ランジスタ８４に直列接続されたJFET８２より
成る。複合回路８０を流れる電流の制御は、バイ
ポーラ・トランジスタ８４のベースに印加される
電流によつて制御される。トランジスタ８４のベ
ース８３に電流が印加されない場合、コレクタ８
６とエミツタ８８間に電流は流れず、JFET８２
のゲート８１に電圧が支持されるので、回路８０
は電流を導通しない。JFET８２のドレイン８５
に正の電圧を印加すると、そのゲート８１が逆バ
イアスされる。トランジスタ８４のベース８３に
電流を印加すると、トランジスタ８４はオンとな
り、JFET８２のゲート８１とソース８７を短絡
する。ここで電位障壁が取り除かれ、ソース８７
からドレイン８５に電流が流れる。このソースか
らドレインへの電流は、トランジスタ８４を経て
端子８９に流れる。ベース電流を除去することに
よつて、既に述べたようにターンオフを行うこと
ができる。
一例として、1000ボルトまで動作可能であり、
且つ300アンペア／cm2の電流密度において順方向
導通時の順方向電圧降下が1.5ボルトである10ア
ンペアFCTと、順方向電圧降下が0.5ボルトで50
アンペア流すことができ、且つ50ボルト以下の降
伏電圧の下で動作できるMOSFETとを直列接続
した。このような構成は、個別のFCTと
MOSFETとの組合せとしても形成できるし、ま
た、米国特許第4969028号に記載されたように集
積回路デバイスとしても形成できる。
且つ300アンペア／cm2の電流密度において順方向
導通時の順方向電圧降下が1.5ボルトである10ア
ンペアFCTと、順方向電圧降下が0.5ボルトで50
アンペア流すことができ、且つ50ボルト以下の降
伏電圧の下で動作できるMOSFETとを直列接続
した。このような構成は、個別のFCTと
MOSFETとの組合せとしても形成できるし、ま
た、米国特許第4969028号に記載されたように集
積回路デバイスとしても形成できる。
上記複合FCT・MOSFET回路の特性をカーブ
トレーサを用いて測定し、それを第９図に示す。
図示の特性は、＋５，＋3.8，＋3.4および＋3.2ボル
トのゲート・バイアス電圧印加したときの特性で
ある。低いゲート電圧では、MOSFETの電流が
飽和し、複合デバイスの特性に、観測されるよう
な飽和を生じる。このことは、同様のゲート・バ
イアス電圧を印加した第７図に示すMOSFET特
性において観測することができる。また、高いゲ
ート電圧（たとえば＋５ボルト）では、複合デバ
イスの特性は、FCTのゲートとFCTの陰極を短
絡して得られるFCT特性に従う。この特性は、
第８図に示す。このように、複合回路は所期の端
子特性を有している。
トレーサを用いて測定し、それを第９図に示す。
図示の特性は、＋５，＋3.8，＋3.4および＋3.2ボル
トのゲート・バイアス電圧印加したときの特性で
ある。低いゲート電圧では、MOSFETの電流が
飽和し、複合デバイスの特性に、観測されるよう
な飽和を生じる。このことは、同様のゲート・バ
イアス電圧を印加した第７図に示すMOSFET特
性において観測することができる。また、高いゲ
ート電圧（たとえば＋５ボルト）では、複合デバ
イスの特性は、FCTのゲートとFCTの陰極を短
絡して得られるFCT特性に従う。この特性は、
第８図に示す。このように、複合回路は所期の端
子特性を有している。
さらに、第２図の複合回路を用いてゲート・タ
ーンオンおよびターンオフを測定した。典型的な
波形を第１０図に示す。陽極電圧がまづ時刻t1に
印加された後、時刻t2に５ボルトのゲート・バイ
アス電圧が印加されるまで陽極電流が流れないこ
とがわかる。その後、複合回路は時刻t3まで陽
極、陰極間に電流が流れる。時刻t3において陽極
電圧がターンオフされ、電流が急激にゼロまで下
がる。ゲート電圧は時刻t4にオフとされる。これ
は陽極電圧がオフに切換えられることによるター
ンオフを示している。
ーンオンおよびターンオフを測定した。典型的な
波形を第１０図に示す。陽極電圧がまづ時刻t1に
印加された後、時刻t2に５ボルトのゲート・バイ
アス電圧が印加されるまで陽極電流が流れないこ
とがわかる。その後、複合回路は時刻t3まで陽
極、陰極間に電流が流れる。時刻t3において陽極
電圧がターンオフされ、電流が急激にゼロまで下
がる。ゲート電圧は時刻t4にオフとされる。これ
は陽極電圧がオフに切換えられることによるター
ンオフを示している。
陽極電流を流した状態で、MOSFETへのゲー
ト電圧をオフに切換えることによつてデバイスを
ターンオフにすることも可能である。これを第１
１図に示す。時刻t1において陽極電圧が印加さ
れ、時刻t2にゲート・バイアスが印加される。陽
極電流は時刻t2から流れ始める。時刻t3におい
て、ゲート・バイアス電圧がオフに切換えられ
る。このときMOSFETはオフとなる。そこで陽
極電流は0.5アンペアから約0.25アンペアに急激
に降下する。同時に陽極電圧は約1.5ボルトから
約12ボルトに上昇する。この点において、FCT
のゲートは逆バイアスされる。FCTのｎベース
に残る蓄積電荷は再結合によつて減衰して消失
し、陽極電流が約７マイクロ秒でゼロまで減衰す
る。陽極電圧はその後時刻t4においてターンオフ
される。ターンオンおよびターンオフの際、最大
で２アンペアの陽極電流に対し0.1アンペア以下
のピーク・ゲート電流しか観測できないことは注
目に値する。すなわち、本発明の回路では、ゲー
ト・ターンオフ利得が20以上になる。
ト電圧をオフに切換えることによつてデバイスを
ターンオフにすることも可能である。これを第１
１図に示す。時刻t1において陽極電圧が印加さ
れ、時刻t2にゲート・バイアスが印加される。陽
極電流は時刻t2から流れ始める。時刻t3におい
て、ゲート・バイアス電圧がオフに切換えられ
る。このときMOSFETはオフとなる。そこで陽
極電流は0.5アンペアから約0.25アンペアに急激
に降下する。同時に陽極電圧は約1.5ボルトから
約12ボルトに上昇する。この点において、FCT
のゲートは逆バイアスされる。FCTのｎベース
に残る蓄積電荷は再結合によつて減衰して消失
し、陽極電流が約７マイクロ秒でゼロまで減衰す
る。陽極電圧はその後時刻t4においてターンオフ
される。ターンオンおよびターンオフの際、最大
で２アンペアの陽極電流に対し0.1アンペア以下
のピーク・ゲート電流しか観測できないことは注
目に値する。すなわち、本発明の回路では、ゲー
ト・ターンオフ利得が20以上になる。
以上説明したように、本発明は、低い順方向電
圧降下で大電流を導通でき、高電圧デバイスをゲ
ートするのに低電圧MOSFETを使用して大きな
陽極電圧を阻止でき、MOSFETにゲート・バイ
アス電圧を印加することにより陽極電流をターン
オンおよびターンオフすることが出来ると共に高
いターンオンおよびターンオフ利得を得ることが
出来る。
圧降下で大電流を導通でき、高電圧デバイスをゲ
ートするのに低電圧MOSFETを使用して大きな
陽極電圧を阻止でき、MOSFETにゲート・バイ
アス電圧を印加することにより陽極電流をターン
オンおよびターンオフすることが出来ると共に高
いターンオンおよびターンオフ利得を得ることが
出来る。
第１図は高電圧電界制御サイリスタを制御する
ための従来技術を示す回路図、第２図は本発明の
好ましい一実施例を示す回路図、第３図は本発明
の参考例を示す回路図、第４図は本発明の別の好
ましい一実施例を示す回路図、第５図は本発明の
さらに別の参考例を示す回路図、第６図は、第２
図の実施例の特性を示すグラフ、第７図は
MOSFETの特性を示す図、第８図は電界制御サ
イリスタの代表的特性を示す図、第９図は第２図
に示した複合回路の特性を示す図、そして第１０
図および第１１図は、複合AFCTおよび
MOSFET回路の代表的特性を示す図である。 ３２，６０，７０，８０……複合回路、３４，
６４……電界効果トランジスタ、３６，７４……
電界制御サイリスタ、６２，８２……接合形電界
効果トランジスタ、７２，８４……バイポーラ・
トランジスタ。
ための従来技術を示す回路図、第２図は本発明の
好ましい一実施例を示す回路図、第３図は本発明
の参考例を示す回路図、第４図は本発明の別の好
ましい一実施例を示す回路図、第５図は本発明の
さらに別の参考例を示す回路図、第６図は、第２
図の実施例の特性を示すグラフ、第７図は
MOSFETの特性を示す図、第８図は電界制御サ
イリスタの代表的特性を示す図、第９図は第２図
に示した複合回路の特性を示す図、そして第１０
図および第１１図は、複合AFCTおよび
MOSFET回路の代表的特性を示す図である。 ３２，６０，７０，８０……複合回路、３４，
６４……電界効果トランジスタ、３６，７４……
電界制御サイリスタ、６２，８２……接合形電界
効果トランジスタ、７２，８４……バイポーラ・
トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ (a) 陽極、陰極、およびゲートを有してい
て、陽極がゲートに対して正にバイアスされる
と陽極と陰極間の電位障壁によつて導通が阻止
される通常オンの高電圧電界制御サイリスタ
と、 (b) ソース端子、ドレイン端子、およびゲート端
子を有していて、前記高電圧電界制御サイリス
タの陰極がドレイン端子に接続され、前記高電
圧電界制御サイリスタのゲートがソース端子に
接続されている通常オフの低電圧電界効果トラ
ンジスタと、を有していて、前記低電圧電界効
果トランジスタを導通するのに十分な大きさの
電圧信号を前記ゲート端子に印加するのに応答
して、前記電位障壁を排除し前記高電圧電界制
御サイリスタに陽極・陰極間電流を流すために
前記低電圧電界効果トランジスタが前記ゲート
を前記陰極に短絡するようにした、電力半導体
スイツチング用複合回路。 ２ (a) 陽極、陰極、およびゲートを有してい
て、陽極がゲートに対して正にバイアスされる
と陽極と陰極間の電位障壁によつて導通が阻止
される通常オンの高電圧電界制御サイリスタ
と、 (b) エミツタ端子、コレクタ端子、およびベース
端子を有していて前記高電圧電界制御サイリス
タの陰極がコレクタ端子に接続され、前記高電
圧電界制御サイリスタのゲートがエミツタ端子
に接続されている通常オフの低電圧バイポー
ラ・トランジスタと、を有していて、前記低電
圧バイポーラ・トランジスタを導通するのに十
分な大きさの電流信号を前記ベース端子に印加
するのに応答して、前記電位障壁を排除し前記
高電圧電界制御サイリスタに陽極・陰極間電流
を流すために前記低電圧バイポーラ・トランジ
スタが前記ゲートを前記陰極に短絡するように
した、電力半導体スイツチング用複合回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/257,080 US4663547A (en) | 1981-04-24 | 1981-04-24 | Composite circuit for power semiconductor switching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193124A JPS57193124A (en) | 1982-11-27 |
| JPH0434330B2 true JPH0434330B2 (ja) | 1992-06-05 |
Family
ID=22974791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065569A Granted JPS57193124A (en) | 1981-04-24 | 1982-04-21 | Composite circuit for power semiconductor switching |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4663547A (ja) |
| EP (1) | EP0063749B1 (ja) |
| JP (1) | JPS57193124A (ja) |
| DE (1) | DE3268921D1 (ja) |
| IE (1) | IE52585B1 (ja) |
| MX (1) | MX151073A (ja) |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4523111A (en) * | 1983-03-07 | 1985-06-11 | General Electric Company | Normally-off, gate-controlled electrical circuit with low on-resistance |
| DE3331015A1 (de) * | 1983-08-27 | 1985-03-14 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Schaltungsanordnung zum galvanischen trennen zweier spannungen |
| EP0147551B1 (en) * | 1983-10-14 | 1990-01-17 | Omron Tateisi Electronics Co. | Electronic switching device |
| DE3465859D1 (en) * | 1984-04-11 | 1987-10-08 | Siemens Ag | Electronic switch |
| DE3427498C2 (de) * | 1984-07-26 | 1986-08-07 | Ifm Electronic Gmbh, 4300 Essen | Elektronisches, vorzugsweise berührungslos arbeitendes Schaltgerät |
| EP0178387B1 (de) * | 1984-10-19 | 1992-10-07 | BBC Brown Boveri AG | Abschaltbares Leistungshalbleiterbauelement |
| NL8501816A (nl) * | 1985-06-24 | 1987-01-16 | Johan Dirk Spek | Elektronisch ketenonderdeel met veldeffecttransistorwerking, toepassingen van dit ketenonderdeel, en vervangingsketen voor een dergelijk onderdeel. |
| CH668667A5 (de) * | 1985-11-15 | 1989-01-13 | Bbc Brown Boveri & Cie | Leistungshalbleitermodul. |
| JPH0760997B2 (ja) * | 1986-06-09 | 1995-06-28 | 日本テキサス・インスツルメンツ株式会社 | 高耐圧出力回路 |
| JPH01133413A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | 複合形半導体装置 |
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| FR2627033B1 (fr) * | 1988-02-04 | 1990-07-20 | Sgs Thomson Microelectronics | Circuit de commande de grille d'un transistor mos de puissance fonctionnant en commutation |
| DE58905844D1 (de) * | 1989-02-02 | 1993-11-11 | Asea Brown Boveri | Druckkontaktiertes Halbleiterbauelement. |
| JPH0810823B2 (ja) * | 1990-10-12 | 1996-01-31 | 東洋電機製造株式会社 | 複合半導体装置 |
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| JPH0575110A (ja) * | 1991-09-13 | 1993-03-26 | Fuji Electric Co Ltd | 半導体装置 |
| JPH05110407A (ja) * | 1991-10-14 | 1993-04-30 | Sony Corp | サイリスタ点弧回路 |
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