JPH04343473A - Ｃｃｄ転送回路とｃｃｄ固体撮像素子 - Google Patents
Ｃｃｄ転送回路とｃｃｄ固体撮像素子Info
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- JPH04343473A JPH04343473A JP3115855A JP11585591A JPH04343473A JP H04343473 A JPH04343473 A JP H04343473A JP 3115855 A JP3115855 A JP 3115855A JP 11585591 A JP11585591 A JP 11585591A JP H04343473 A JPH04343473 A JP H04343473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＣＤ（電荷結合素
子）転送回路とＣＣＤ固体撮像素子に関するもので、例
えばＣＣＤ転送路における残留電荷の除去するものに利
用して有効な技術に関するものである。
子）転送回路とＣＣＤ固体撮像素子に関するもので、例
えばＣＣＤ転送路における残留電荷の除去するものに利
用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＣＤを利用した撮像デバイスにおいて
は、光ダイオードにより光電変換されて形成された信号
電荷は、ＰＧゲートを介して一斉に対応する垂直ＣＣＤ
に読み出され、この垂直ＣＣＤの転送動作と水平ＣＣＤ
の転送動作によりＯＧゲートを通して出力拡散層に伝え
られて電圧信号に変換され、増幅回路により電力増幅さ
れて外部に出力される。このような撮像デバイスの例と
しては、１９８８年テレビジョン学会全国大会予稿集頁
５３『可変シャッタ機能搭載１／２インチＩＬ−ＣＣＤ
型素子（１）』がある。
は、光ダイオードにより光電変換されて形成された信号
電荷は、ＰＧゲートを介して一斉に対応する垂直ＣＣＤ
に読み出され、この垂直ＣＣＤの転送動作と水平ＣＣＤ
の転送動作によりＯＧゲートを通して出力拡散層に伝え
られて電圧信号に変換され、増幅回路により電力増幅さ
れて外部に出力される。このような撮像デバイスの例と
しては、１９８８年テレビジョン学会全国大会予稿集頁
５３『可変シャッタ機能搭載１／２インチＩＬ−ＣＣＤ
型素子（１）』がある。
【０００３】
【発明が解決しようとする課題】ＣＣＤにより信号電荷
を転送する固体撮像素子において、ＣＣＤの転送効率が
固体撮像素子の電気的特性を左右する。この転送効率は
、固体撮像素子の光電変換部で発生した信号電荷と、そ
れを転送するＣＣＤ転送路での残留電荷により決定され
る。従来のＣＣＤ固体撮像素子では、上記残留電荷が信
号電荷に混入することにより、解像度の低下やＳ／Ｎ（
信号対雑音比）の劣化するという問題を有するものであ
る。この発明の目的は、残留電荷を外部に排除する機能
を備えたＣＣＤ転送回路とＣＣＤ固体撮像素子を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
を転送する固体撮像素子において、ＣＣＤの転送効率が
固体撮像素子の電気的特性を左右する。この転送効率は
、固体撮像素子の光電変換部で発生した信号電荷と、そ
れを転送するＣＣＤ転送路での残留電荷により決定され
る。従来のＣＣＤ固体撮像素子では、上記残留電荷が信
号電荷に混入することにより、解像度の低下やＳ／Ｎ（
信号対雑音比）の劣化するという問題を有するものであ
る。この発明の目的は、残留電荷を外部に排除する機能
を備えたＣＣＤ転送回路とＣＣＤ固体撮像素子を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＣＣＤ転送回路又は固体撮
像素子を構成する水平ＣＣＤ転送回路において、その途
中に一定間隔で微少電荷が留まるようなポティンシャル
井戸を形成し、信号電荷転送期間以外の非動作期間又は
水平帰線期間に転送動作を行わせて上記ポテンシャル井
戸に溜まる電荷を外部に掃き出す。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＣＣＤ転送回路又は固体撮
像素子を構成する水平ＣＣＤ転送回路において、その途
中に一定間隔で微少電荷が留まるようなポティンシャル
井戸を形成し、信号電荷転送期間以外の非動作期間又は
水平帰線期間に転送動作を行わせて上記ポテンシャル井
戸に溜まる電荷を外部に掃き出す。
【０００５】
【作用】上記した手段によれば、ＣＣＤ転送路の途中に
一定間隔で設けられたポテンシャル井戸に溜まる残留電
荷を掃き出すものであるから、転送速度はそのままであ
るいは極端に速くすることなく残留電荷の排除を確実に
行うようにすることができる。
一定間隔で設けられたポテンシャル井戸に溜まる残留電
荷を掃き出すものであるから、転送速度はそのままであ
るいは極端に速くすることなく残留電荷の排除を確実に
行うようにすることができる。
【０００６】
【実施例】図５には、この発明が適用されるＣＣＤ固体
撮像素子の一実施例の概略回路構成図が示されている。 同図の各回路は、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。同図では、ＣＣＤ固体撮像素子全体の理
解を容易にするため２行２列の合計４個からなる光ダイ
オードＤ１〜Ｄ４が代表として例示的に示されている。 実際には、複数行と複数列に光ダイオードをマトリック
ス状に配置して、公知のように全体で約２０万から約４
０万のような多数の光ダイオードが設けられるものであ
る。
撮像素子の一実施例の概略回路構成図が示されている。 同図の各回路は、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。同図では、ＣＣＤ固体撮像素子全体の理
解を容易にするため２行２列の合計４個からなる光ダイ
オードＤ１〜Ｄ４が代表として例示的に示されている。 実際には、複数行と複数列に光ダイオードをマトリック
ス状に配置して、公知のように全体で約２０万から約４
０万のような多数の光ダイオードが設けられるものであ
る。
【０００７】光ダイオードＤ１のアノード側は回路の接
地電位点に接続され、カソード側にフォトゲート（以下
単にＰＧゲートという）が設けられて、光電変換された
信号電荷が垂直ＣＣＤ（以下、ＶＣＣＤという）のＶ１
ゲートに転送される。同じ列の他の光ダイオードＤ２は
、ＰＧゲートを介してＶＣＣＤのＶ３ゲートに転送され
る。他の列の光ダイオードＤ３，Ｄ４も上記同様にＰＧ
ゲートを介してそれに対応したＶＣＣＤに転送される。
地電位点に接続され、カソード側にフォトゲート（以下
単にＰＧゲートという）が設けられて、光電変換された
信号電荷が垂直ＣＣＤ（以下、ＶＣＣＤという）のＶ１
ゲートに転送される。同じ列の他の光ダイオードＤ２は
、ＰＧゲートを介してＶＣＣＤのＶ３ゲートに転送され
る。他の列の光ダイオードＤ３，Ｄ４も上記同様にＰＧ
ゲートを介してそれに対応したＶＣＣＤに転送される。
【０００８】ＶＣＣＤの最終段の信号電荷は、水平ＣＣ
Ｄ（以下、ＨＣＣＤという）に転送される。ＨＣＣＤは
、ＶＣＣＤから次の信号電荷が転送されるまでの間に転
送パルスＨ１，Ｈ２に同期して高速に電荷転送動作を行
い、信号電荷を電圧信号に変換する上記のような検出容
量Ｃに伝える。ＨＣＣＤの出力部に設けられるＯＧはア
ウトプットゲートであり、バイアス電圧ＶＧが供給され
てＨＣＣＤの信号電荷がスムーズに検出容量Ｃに転送さ
せるよう作用する。
Ｄ（以下、ＨＣＣＤという）に転送される。ＨＣＣＤは
、ＶＣＣＤから次の信号電荷が転送されるまでの間に転
送パルスＨ１，Ｈ２に同期して高速に電荷転送動作を行
い、信号電荷を電圧信号に変換する上記のような検出容
量Ｃに伝える。ＨＣＣＤの出力部に設けられるＯＧはア
ウトプットゲートであり、バイアス電圧ＶＧが供給され
てＨＣＣＤの信号電荷がスムーズに検出容量Ｃに転送さ
せるよう作用する。
【０００９】上記のような検出容量Ｃに伝えられた信号
電荷は、電圧信号に変換され、ＦＤＡ（Ｆｌｏａｔｉｎ
ｇ Ｄｉｆｆｕｓｉｏｎ Ａｍｐｌｉｆｉｅｒ） と呼
ばれるようなアンプＡｍｐにより増幅されて出力端子Ｖ
ｏｕｔから送出される。上記検出容量Ｃに転送された信
号電荷は、上記アンプＡｍｐを通して電圧信号として出
力されると、リセットＭＯＳＦＥＴＱ１により１画素毎
にリセット、言い換えるならば掃き出される。ＲＧはリ
セットゲートパルスでありＲＤはリセット電圧である。
電荷は、電圧信号に変換され、ＦＤＡ（Ｆｌｏａｔｉｎ
ｇ Ｄｉｆｆｕｓｉｏｎ Ａｍｐｌｉｆｉｅｒ） と呼
ばれるようなアンプＡｍｐにより増幅されて出力端子Ｖ
ｏｕｔから送出される。上記検出容量Ｃに転送された信
号電荷は、上記アンプＡｍｐを通して電圧信号として出
力されると、リセットＭＯＳＦＥＴＱ１により１画素毎
にリセット、言い換えるならば掃き出される。ＲＧはリ
セットゲートパルスでありＲＤはリセット電圧である。
【００１０】ＣＣＤ固体撮像素子の信号電荷の読み出し
動作の概略を次に説明する。ＰＧパルスがハイレベルに
されると、ＰＧゲートと接続されるＶＣＣＤのＶ１ゲー
トとＶ３ゲートがハイレベルにされる。これにより、光
ダイオードＤ１，Ｄ２（Ｄ３，Ｄ４）の光電変換電荷が
ＶＣＣＤのＶ１，Ｖ３ゲートに読み出される。次に、例
えば奇数フィールドではＶ２ゲートがハイレベルにされ
る。これにより、Ｖ１とＶ３ゲート下の信号電荷が混合
されてＶ２ゲート下に一旦集められる。以下、次のタイ
ミングではＶ３ゲートがハイレベルに、更に次のタイミ
ングではＶ４ゲートがハイレベルにされて上記信号電荷
が下方向に転送される。以下、Ｖ１〜Ｖ４の順序で各ゲ
ートがハイレベルにされて、それより上に配置される光
ダイオードにより変換された光電変換電荷を上記同様に
転送するものである。
動作の概略を次に説明する。ＰＧパルスがハイレベルに
されると、ＰＧゲートと接続されるＶＣＣＤのＶ１ゲー
トとＶ３ゲートがハイレベルにされる。これにより、光
ダイオードＤ１，Ｄ２（Ｄ３，Ｄ４）の光電変換電荷が
ＶＣＣＤのＶ１，Ｖ３ゲートに読み出される。次に、例
えば奇数フィールドではＶ２ゲートがハイレベルにされ
る。これにより、Ｖ１とＶ３ゲート下の信号電荷が混合
されてＶ２ゲート下に一旦集められる。以下、次のタイ
ミングではＶ３ゲートがハイレベルに、更に次のタイミ
ングではＶ４ゲートがハイレベルにされて上記信号電荷
が下方向に転送される。以下、Ｖ１〜Ｖ４の順序で各ゲ
ートがハイレベルにされて、それより上に配置される光
ダイオードにより変換された光電変換電荷を上記同様に
転送するものである。
【００１１】また、偶数フィールドでは、上記のＶ２ゲ
ートに代わってＶ４がハイレベルにされる。これにより
、１行ずれてＶ３とＶ１ゲート下の信号電荷が混合され
てＶ４ゲート下に一旦集められる。以下、次のタイミン
グではＶ１ゲートがハイレベルに、更に次のタイミング
ではＶ２ゲートがハイレベルにされて上記信号電荷が下
方向転送される。このように奇数フィールドと偶数フィ
ールドとで信号電荷の組み合わせを１行シフトすること
より等価的にインタレースでの読み出しが行われる。
ートに代わってＶ４がハイレベルにされる。これにより
、１行ずれてＶ３とＶ１ゲート下の信号電荷が混合され
てＶ４ゲート下に一旦集められる。以下、次のタイミン
グではＶ１ゲートがハイレベルに、更に次のタイミング
ではＶ２ゲートがハイレベルにされて上記信号電荷が下
方向転送される。このように奇数フィールドと偶数フィ
ールドとで信号電荷の組み合わせを１行シフトすること
より等価的にインタレースでの読み出しが行われる。
【００１２】図１には、この発明に係るＣＣＤ転送回路
とその途中に設けられた残留電荷掃き出し部とその動作
を説明するためのポテンシャル電位分布図が示されてい
る。図１の（Ａ）には、ＣＣＤ転送回路とその途中に設
けられた残留電荷掃き出し部の概略素子構造断面図が示
されている。ＣＣＤ転送回路は、ｐ型基板（又はｎ型基
板上に形成されたｐ型ウェル領域）表面に形成される。 ＣＣＤの転送路は表面にｎ− 層が形成される埋め込み
チャンネルと、その上に形成された２層構造の転送ゲー
トとから構成される。第１層目のゲートをマスクとして
ｐ型不純物が導入されてｎ−−層が形成され、その上に
第２層目のゲートが上記第１層目ゲートとオーバーラッ
プされるように形成される。これらの２つのゲートを一
対として上記転送パルスＨ２又はＨ１を共通に供給する
ことにより電位勾配を設ける。同図のように右側に第２
ゲートとｎ−−層を設けた場合には、左側のポテンシャ
ル電位が高く（図面の（Ｂ）〜（Ｆ）のポテンシャル電
位分布図では、下側に向かって電位が高くなる）なり、
電荷は右側から左側に向かって転送される。
とその途中に設けられた残留電荷掃き出し部とその動作
を説明するためのポテンシャル電位分布図が示されてい
る。図１の（Ａ）には、ＣＣＤ転送回路とその途中に設
けられた残留電荷掃き出し部の概略素子構造断面図が示
されている。ＣＣＤ転送回路は、ｐ型基板（又はｎ型基
板上に形成されたｐ型ウェル領域）表面に形成される。 ＣＣＤの転送路は表面にｎ− 層が形成される埋め込み
チャンネルと、その上に形成された２層構造の転送ゲー
トとから構成される。第１層目のゲートをマスクとして
ｐ型不純物が導入されてｎ−−層が形成され、その上に
第２層目のゲートが上記第１層目ゲートとオーバーラッ
プされるように形成される。これらの２つのゲートを一
対として上記転送パルスＨ２又はＨ１を共通に供給する
ことにより電位勾配を設ける。同図のように右側に第２
ゲートとｎ−−層を設けた場合には、左側のポテンシャ
ル電位が高く（図面の（Ｂ）〜（Ｆ）のポテンシャル電
位分布図では、下側に向かって電位が高くなる）なり、
電荷は右側から左側に向かって転送される。
【００１３】この実施例では、上記のような１組のＣＣ
Ｄ転送路の途中に残留電荷掃き出し部が設けられる。こ
の残留電荷掃き出し部は上記ＨＣＣＤの出力部に設けら
れるアウトプットゲートＯＧ、リセットＭＯＳＦＥＴＱ
１及びリセットゲートパルスＲＧ及びリセット電圧ＲＤ
と実質的に等価である。すなわち、転送パルスＨ１が供
給される蓄積ゲートに隣接して、転送ゲートと同様に形
成されたゲートが設けられ、そこにはバイアス電圧ＯＧ
’が与えられる。この電圧ＯＧ’は、特に制限されない
が、転送パルスＨ１のハイレベルに対応した電圧にされ
る。上記ゲートと転送パルスＨ２が供給される転送ゲー
トとの間には、ｎ＋ の拡散層が設けられる。この拡散
層ｎ＋ には、掃き出しタイミングパルスＲＧ’を受け
るスイッチＭＯＳＦＥＴＱ１’を介して掃き出し用のリ
セット電圧ＲＤ’に接続される。
Ｄ転送路の途中に残留電荷掃き出し部が設けられる。こ
の残留電荷掃き出し部は上記ＨＣＣＤの出力部に設けら
れるアウトプットゲートＯＧ、リセットＭＯＳＦＥＴＱ
１及びリセットゲートパルスＲＧ及びリセット電圧ＲＤ
と実質的に等価である。すなわち、転送パルスＨ１が供
給される蓄積ゲートに隣接して、転送ゲートと同様に形
成されたゲートが設けられ、そこにはバイアス電圧ＯＧ
’が与えられる。この電圧ＯＧ’は、特に制限されない
が、転送パルスＨ１のハイレベルに対応した電圧にされ
る。上記ゲートと転送パルスＨ２が供給される転送ゲー
トとの間には、ｎ＋ の拡散層が設けられる。この拡散
層ｎ＋ には、掃き出しタイミングパルスＲＧ’を受け
るスイッチＭＯＳＦＥＴＱ１’を介して掃き出し用のリ
セット電圧ＲＤ’に接続される。
【００１４】上記のような残留電荷掃き出し部は、ＨＣ
ＣＤの途中に一定間隔で設けられる。例えば、水平方向
の画素が全体で４００個あるときには、それに対応して
ＨＣＣＤは４００ビット分の転送動作を行うようにされ
る。そして、図２のタイミング図に示すように、水平帰
線期間Ｂに残留電荷の掃き出しのために１０ビット分の
転送動作が許される場合には、４００／１０＝４０のよ
うに１０個置きに全体で４０個の残留電荷掃き出し部が
設けられる。これにより、水平転送クロックの周波数を
そのままで、１０回の転送動作によりＨＣＣＤの残留電
荷を全部掃き出すことができる。なお、タイミング信号
ＣＨＤがハイレベルのときには、信号読み出し期間Ａで
あり、この間に１走査線分対応した４００画素の出力動
作が行われる。上記水平帰線期間Ｂには、オプチカルブ
ラックを出力するための出力期間が数ビット設けられる
ので、水平帰線期間Ｂの全部を上記残留電荷の掃き出し
の転送動作に用いることができなく、ＮＴＳＣ方式の場
合には上記のように１０ビット程度の余裕は残されてい
る。
ＣＤの途中に一定間隔で設けられる。例えば、水平方向
の画素が全体で４００個あるときには、それに対応して
ＨＣＣＤは４００ビット分の転送動作を行うようにされ
る。そして、図２のタイミング図に示すように、水平帰
線期間Ｂに残留電荷の掃き出しのために１０ビット分の
転送動作が許される場合には、４００／１０＝４０のよ
うに１０個置きに全体で４０個の残留電荷掃き出し部が
設けられる。これにより、水平転送クロックの周波数を
そのままで、１０回の転送動作によりＨＣＣＤの残留電
荷を全部掃き出すことができる。なお、タイミング信号
ＣＨＤがハイレベルのときには、信号読み出し期間Ａで
あり、この間に１走査線分対応した４００画素の出力動
作が行われる。上記水平帰線期間Ｂには、オプチカルブ
ラックを出力するための出力期間が数ビット設けられる
ので、水平帰線期間Ｂの全部を上記残留電荷の掃き出し
の転送動作に用いることができなく、ＮＴＳＣ方式の場
合には上記のように１０ビット程度の余裕は残されてい
る。
【００１５】図１の（Ｂ）には、上記信号ＣＨＤがハイ
レベルにされる走査期間において、図３のタイミング図
に示すように、転送パルスＨ１がハイレベルで、転送パ
ルスＨ２がロウレベルで、かつタイミングパルスＲＧ’
がロウレベルの通常の転送動作のポテンシャル電位分布
図が示されている。このときには、転送パルスＨ２のロ
ウレベルに対応して、転送ゲート（２層目ゲート）、蓄
積ゲート（１層目ゲート）、転送パルスＨ１のハイレベ
ルに対応して転送ゲート（２層目ゲート）、蓄積ゲート
（１層目ゲート）の順にポテンシャル電位が高くなる。 したがって、信号電荷は、最もポテンシャル電位の高い
転送パルスＨ１が供給される蓄積ゲート下に集まってい
る。
レベルにされる走査期間において、図３のタイミング図
に示すように、転送パルスＨ１がハイレベルで、転送パ
ルスＨ２がロウレベルで、かつタイミングパルスＲＧ’
がロウレベルの通常の転送動作のポテンシャル電位分布
図が示されている。このときには、転送パルスＨ２のロ
ウレベルに対応して、転送ゲート（２層目ゲート）、蓄
積ゲート（１層目ゲート）、転送パルスＨ１のハイレベ
ルに対応して転送ゲート（２層目ゲート）、蓄積ゲート
（１層目ゲート）の順にポテンシャル電位が高くなる。 したがって、信号電荷は、最もポテンシャル電位の高い
転送パルスＨ１が供給される蓄積ゲート下に集まってい
る。
【００１６】図１の（Ｃ）には、上記信号ＣＨＤがハイ
レベルにされる走査期間において、図３のタイミング図
に示すように、転送パルスＨ１がロウレベルに、転送パ
ルスＨ２がハイレベルに変化し、かつタイミングパルス
ＲＧ’がロウレベルの通常の転送動作のポテンシャル電
位分布図が示されている。このときには、転送パルスＨ
２のハイレベルへの変化及び転送パルスＨ１のロウレベ
ルへの変化に対応して、ポテンシャル電位の最も高い部
分が左側に半ビット移動し、それに対応して信号電荷が
左側に転送される。このとき、残留電荷掃き出し部を構
成するゲートＯＧ’とｎ＋ 拡散層及び転送パルスＨ２
のハイレベルが供給される転送ゲートとにより、浅いポ
テンシャル井戸が形成されて意図的に信号電荷を残留さ
せられる。しかし、最初の画素を除き他の信号電荷は、
上記転送前に既にある意図的な残留電荷に信号電荷とが
混合されるが、次段に転送されるときには上記意図的な
残留電荷が留まるから上記信号電荷がそのままに転送さ
れることになる。
レベルにされる走査期間において、図３のタイミング図
に示すように、転送パルスＨ１がロウレベルに、転送パ
ルスＨ２がハイレベルに変化し、かつタイミングパルス
ＲＧ’がロウレベルの通常の転送動作のポテンシャル電
位分布図が示されている。このときには、転送パルスＨ
２のハイレベルへの変化及び転送パルスＨ１のロウレベ
ルへの変化に対応して、ポテンシャル電位の最も高い部
分が左側に半ビット移動し、それに対応して信号電荷が
左側に転送される。このとき、残留電荷掃き出し部を構
成するゲートＯＧ’とｎ＋ 拡散層及び転送パルスＨ２
のハイレベルが供給される転送ゲートとにより、浅いポ
テンシャル井戸が形成されて意図的に信号電荷を残留さ
せられる。しかし、最初の画素を除き他の信号電荷は、
上記転送前に既にある意図的な残留電荷に信号電荷とが
混合されるが、次段に転送されるときには上記意図的な
残留電荷が留まるから上記信号電荷がそのままに転送さ
れることになる。
【００１７】図１の（Ｄ）には、上記信号ＣＨＤがロウ
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルで、転
送パルスＨ２がハイレベルに変化し、かつタイミングパ
ルスＲＧ’がロウレベルのポテンシャル電位分布図が示
されている。このときには、前記（Ｂ）と同様に転送パ
ルスＨ２のロウレベルに対応して、転送ゲート（２層目
ゲート）、蓄積ゲート（１層目ゲート）、転送パルスＨ
１のハイレベルに対応して転送ゲート（２層目ゲート）
、蓄積ゲート（１層目ゲート）の順にポテンシャル電位
が高くなる。したがって、上記走査期間での転送動作に
おいて発生した残留電荷は、最もポテンシャル電位の高
い転送パルスＨ１が供給される蓄積ゲート下に集まって
いる。
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルで、転
送パルスＨ２がハイレベルに変化し、かつタイミングパ
ルスＲＧ’がロウレベルのポテンシャル電位分布図が示
されている。このときには、前記（Ｂ）と同様に転送パ
ルスＨ２のロウレベルに対応して、転送ゲート（２層目
ゲート）、蓄積ゲート（１層目ゲート）、転送パルスＨ
１のハイレベルに対応して転送ゲート（２層目ゲート）
、蓄積ゲート（１層目ゲート）の順にポテンシャル電位
が高くなる。したがって、上記走査期間での転送動作に
おいて発生した残留電荷は、最もポテンシャル電位の高
い転送パルスＨ１が供給される蓄積ゲート下に集まって
いる。
【００１８】図１の（Ｅ）には、上記信号ＣＨＤがロウ
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルに、転
送パルスＨ２がハイレベルに変化し、かつタイミングパ
ルスＲＧ’がまだロウレベルにあるときのポテンシャル
電位分布図が示されている。このときには、転送パルス
Ｈ２のハイレベルへの変化及び転送パルスＨ１のロウレ
ベルへの変化に対応して、ポテンシャル電位の最も高い
部分が左側に半ビット移動し、それに対応して残留電荷
が左側に転送される。このとき、残留電荷掃き出し部を
構成するゲートＯＧ’とｎ＋ 拡散層及び転送パルスＨ
２のハイレベルが供給される転送ゲートとにより、浅い
ポテンシャル井戸が形成されてここに残留電荷を留まら
せることができる。
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルに、転
送パルスＨ２がハイレベルに変化し、かつタイミングパ
ルスＲＧ’がまだロウレベルにあるときのポテンシャル
電位分布図が示されている。このときには、転送パルス
Ｈ２のハイレベルへの変化及び転送パルスＨ１のロウレ
ベルへの変化に対応して、ポテンシャル電位の最も高い
部分が左側に半ビット移動し、それに対応して残留電荷
が左側に転送される。このとき、残留電荷掃き出し部を
構成するゲートＯＧ’とｎ＋ 拡散層及び転送パルスＨ
２のハイレベルが供給される転送ゲートとにより、浅い
ポテンシャル井戸が形成されてここに残留電荷を留まら
せることができる。
【００１９】図１の（Ｅ）には、上記信号ＣＨＤがロウ
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルに、転
送パルスＨ２がハイレベルに変化した後に、タイミング
パルスＲＧをハイレベルにしたときのポテンシャル電位
分布図が示されている。上記タイミングパルスＲＧ’の
ハイレベルに応じてＭＯＳＦＥＴＱ１’がオン状態にな
り、ｎ＋ 拡散層に捕らえられていた残留電荷がリセッ
ト電圧ＲＤ’に掃き出される。以下、同様な転送動作と
タイミングパルスＲＧのハイレベルにより、上記ｎ＋
拡散層に次々に転送させられた残留電荷を順次掃き出さ
せることができる。なお、ＨＣＣＤの出力側の１０ビッ
ト分は、上記出力回路が残留電荷掃き出し部としても動
作する。それ故、水平帰線期間では出力回路のタイミン
グパルスＲＧとタイミングパルスＲＧ’は同じタイミン
グパルスとされる。
レベルにされる水平帰線期間において、図４のタイミン
グ図に示すように、転送パルスＨ１がロウレベルに、転
送パルスＨ２がハイレベルに変化した後に、タイミング
パルスＲＧをハイレベルにしたときのポテンシャル電位
分布図が示されている。上記タイミングパルスＲＧ’の
ハイレベルに応じてＭＯＳＦＥＴＱ１’がオン状態にな
り、ｎ＋ 拡散層に捕らえられていた残留電荷がリセッ
ト電圧ＲＤ’に掃き出される。以下、同様な転送動作と
タイミングパルスＲＧのハイレベルにより、上記ｎ＋
拡散層に次々に転送させられた残留電荷を順次掃き出さ
せることができる。なお、ＨＣＣＤの出力側の１０ビッ
ト分は、上記出力回路が残留電荷掃き出し部としても動
作する。それ故、水平帰線期間では出力回路のタイミン
グパルスＲＧとタイミングパルスＲＧ’は同じタイミン
グパルスとされる。
【００２０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ＣＣＤ転送回路又は固体撮像素子を構成する
水平ＣＣＤ転送回路において、その途中に一定間隔で微
少電荷が留まるようなポティンシャル井戸を形成してお
き、信号電荷転送期間以外の非動作期間又は水平帰線期
間に転送動作を行わせて上記ポテンシャル井戸に溜まる
電荷を外部に掃き出す。この構成では、多数ビットから
なるＣＣＤ転送回路又は水平ＣＣＤにおいても、転送路
の途中に一定間隔で設けられたポテンシャル井戸に溜ま
る残留電荷を掃き出すものであるから、転送速度はその
ままであるいは極端に速くすることなく残留電荷の排除
を確実に行うようにすることができるという効果が得ら
れる。 （２） 上記（１）により、１水平走査毎の残留電荷
を掃き出させることができるから、解像度が高く、高Ｓ
／Ｎの出力信号を得ることができるという効果が得られ
る。
記の通りである。 （１） ＣＣＤ転送回路又は固体撮像素子を構成する
水平ＣＣＤ転送回路において、その途中に一定間隔で微
少電荷が留まるようなポティンシャル井戸を形成してお
き、信号電荷転送期間以外の非動作期間又は水平帰線期
間に転送動作を行わせて上記ポテンシャル井戸に溜まる
電荷を外部に掃き出す。この構成では、多数ビットから
なるＣＣＤ転送回路又は水平ＣＣＤにおいても、転送路
の途中に一定間隔で設けられたポテンシャル井戸に溜ま
る残留電荷を掃き出すものであるから、転送速度はその
ままであるいは極端に速くすることなく残留電荷の排除
を確実に行うようにすることができるという効果が得ら
れる。 （２） 上記（１）により、１水平走査毎の残留電荷
を掃き出させることができるから、解像度が高く、高Ｓ
／Ｎの出力信号を得ることができるという効果が得られ
る。
【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、水
平方向の画素が全体で４００個あるとき、水平帰線期間
に残留電荷の掃き出しのための転送クロックの周波数を
２倍にし、実質的に２０画素分の転送動作を行わせるよ
うにすれば、４００／１０×２＝２０のように２０個置
きに全体で２０個の残留電荷掃き出し部を設ける構成に
するものであってもよい。ただし、このようにすると、
水平帰線期間での残留電荷の掃き出しのための転送と、
オプチカルブラック信号の出力転送及び走査動作での転
送とで転送クロックパルスＨ１，Ｈ２の周波数を切り替
える必要がある。このように、上記残留電荷の掃き出し
部の配置は、ＣＣＤ転送回路のビット数、残留電荷の掃
き出しに許される時間、及びそのときの転送クロックの
周波数の組み合わせから種々の実施形態を採ることがで
きる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、水
平方向の画素が全体で４００個あるとき、水平帰線期間
に残留電荷の掃き出しのための転送クロックの周波数を
２倍にし、実質的に２０画素分の転送動作を行わせるよ
うにすれば、４００／１０×２＝２０のように２０個置
きに全体で２０個の残留電荷掃き出し部を設ける構成に
するものであってもよい。ただし、このようにすると、
水平帰線期間での残留電荷の掃き出しのための転送と、
オプチカルブラック信号の出力転送及び走査動作での転
送とで転送クロックパルスＨ１，Ｈ２の周波数を切り替
える必要がある。このように、上記残留電荷の掃き出し
部の配置は、ＣＣＤ転送回路のビット数、残留電荷の掃
き出しに許される時間、及びそのときの転送クロックの
周波数の組み合わせから種々の実施形態を採ることがで
きる。
【００２２】ＣＣＤ転送回路は、前記のようなＣＣＤ固
体撮像素子における水平ＣＣＤの他、ラインセンサを構
成するＣＣＤ転送回路、あるいはアナログシフトレジス
タやアナログ遅延回路等として用いられる各種ＣＣＤ転
送回路に広く適用することができるものである。ＣＣＤ
転送回路の素子構造は、前記のような信号電荷をクロッ
クパルスに同期して転送させるものであれば何であって
もよい。そして、残留電荷を留まらせるポテンシャル井
戸を持つ素子構造も、その信号転送時のポテンシャル分
布を考慮して形成されればよい。この発明は、ＣＣＤ転
送回路とＣＣＤ固体撮像素子に広く利用することができ
る。
体撮像素子における水平ＣＣＤの他、ラインセンサを構
成するＣＣＤ転送回路、あるいはアナログシフトレジス
タやアナログ遅延回路等として用いられる各種ＣＣＤ転
送回路に広く適用することができるものである。ＣＣＤ
転送回路の素子構造は、前記のような信号電荷をクロッ
クパルスに同期して転送させるものであれば何であって
もよい。そして、残留電荷を留まらせるポテンシャル井
戸を持つ素子構造も、その信号転送時のポテンシャル分
布を考慮して形成されればよい。この発明は、ＣＣＤ転
送回路とＣＣＤ固体撮像素子に広く利用することができ
る。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＣＤ転送回路又は固体撮
像素子を構成する水平ＣＣＤ転送回路において、その途
中に一定間隔で微少電荷が留まるようなポティンシャル
井戸を形成しておき、信号電荷転送期間以外の非動作期
間又は水平帰線期間に転送動作を行わせて上記ポテンシ
ャル井戸に溜まる電荷を外部に掃き出す。この構成では
、多数ビットからなるＣＣＤ転送回路又は水平ＣＣＤに
おいても、転送路の途中に一定間隔で設けられたポテン
シャル井戸に溜まる残留電荷を掃き出すものであるから
、転送速度はそのままであるいは極端に速くすることな
く残留電荷の排除を確実に行うようにすることができる
。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＣＤ転送回路又は固体撮
像素子を構成する水平ＣＣＤ転送回路において、その途
中に一定間隔で微少電荷が留まるようなポティンシャル
井戸を形成しておき、信号電荷転送期間以外の非動作期
間又は水平帰線期間に転送動作を行わせて上記ポテンシ
ャル井戸に溜まる電荷を外部に掃き出す。この構成では
、多数ビットからなるＣＣＤ転送回路又は水平ＣＣＤに
おいても、転送路の途中に一定間隔で設けられたポテン
シャル井戸に溜まる残留電荷を掃き出すものであるから
、転送速度はそのままであるいは極端に速くすることな
く残留電荷の排除を確実に行うようにすることができる
。
【図１】この発明に係るＣＣＤ転送回路とその途中に設
けられた残留電荷掃き出し部とその動作を説明するため
のポテンシャル電位分布図である。
けられた残留電荷掃き出し部とその動作を説明するため
のポテンシャル電位分布図である。
【図２】ＣＣＤ固体撮像素子の動作を説明するための全
体のタイミング図である。
体のタイミング図である。
【図３】ＣＣＤ固体撮像素子の動作のうち、走査期間で
の転送動作を説明するためのクロックパルスのタイミン
グ図である。
の転送動作を説明するためのクロックパルスのタイミン
グ図である。
【図４】ＣＣＤ固体撮像素子の動作のうち、水平帰線期
間での残留電荷掃き出し動作を説明するためのクロック
パルスのタイミング図である。
間での残留電荷掃き出し動作を説明するためのクロック
パルスのタイミング図である。
【図５】この発明が適用されるＣＣＤ固体撮像素子の概
略ブロック図である。
略ブロック図である。
Ｈ１，Ｈ２…転送クロックパルス、ＲＧ…リセットパル
ス、ＲＧ’…残留電荷用リセットパルス、ＶＣＣＤ…垂
直ＣＣＤ、ＨＣＣＤ…水平ＣＣＤ、Ｄ１〜Ｄ４…光電変
換素子、Ａｍｐ…増幅回路、Ｃ…検出容量、Ｑ１，Ｑ１
’…ＭＯＳＦＥＴ。
ス、ＲＧ’…残留電荷用リセットパルス、ＶＣＣＤ…垂
直ＣＣＤ、ＨＣＣＤ…水平ＣＣＤ、Ｄ１〜Ｄ４…光電変
換素子、Ａｍｐ…増幅回路、Ｃ…検出容量、Ｑ１，Ｑ１
’…ＭＯＳＦＥＴ。
Claims (5)
- 【請求項１】 ＣＣＤ転送路の途中に一定間隔で微少
電荷が留まるようなポティンシャル井戸を形成し、信号
電荷転送期間以外の非動作期間に転送動作を行わせて上
記ポテンシャル井戸に溜まる電荷を外部に掃き出すよう
にしたことを特徴とするＣＣＤ転送回路。 - 【請求項２】 上記ポテンシャル井戸は、ほぼ転送ゲ
ートに対応したゲート電極と、上記ゲート電極に対して
転送方向に配置され、上記ゲート電極下の転送チャンネ
ルと同一導電型の拡散層とからなり、上記拡散層にはそ
こに留まる信号電荷を掃きだすスイッチ素子が接続され
るものであることを特徴とする請求項１のＣＣＤ転送回
路。 - 【請求項３】 光電変換素子により形成された信号電
荷を水平方向に転送する水平ＣＣＤとを備え、上記この
水平ＣＣＤ転送路の途中に一定間隔で微少電荷が留まる
ようなポティンシャル井戸を形成し、信号電荷の読み出
し期間以外の非動作期間に水平ＣＣＤの転送動作を行わ
せて上記ポテンシャル井戸に溜まる電荷を外部に掃き出
すようにしたことを特徴とするＣＣＤ固体撮像素子。 - 【請求項４】 光電変換素子により形成された信号電
荷を垂直方向に転送する垂直ＣＣＤと、この垂直ＣＣＤ
により転送された信号電荷を受けて水平方向に転送する
水平ＣＣＤとを備え、上記この水平ＣＣＤ転送路の途中
に一定間隔で微少電荷が留まるようなポティンシャル井
戸を形成し、水平帰線期間に水平ＣＣＤの転送動作を行
わせて上記ポテンシャル井戸に溜まる電荷を外部に掃き
出すようにしたことを特徴とするＣＣＤ固体撮像素子。 - 【請求項５】 上記ポテンシャル井戸は、ほぼ転送ゲ
ートに対応したゲート電極と、上記ゲート電極に対して
転送方向に配置され、上記ゲート電極下の転送チャンネ
ルと同一導電型の拡散層とからなり、上記拡散層にはそ
こに留まる信号電荷を掃きだすスイッチ素子が接続され
るものであることを特徴とする請求項３又は請求項４の
ＣＣＤ固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115855A JPH04343473A (ja) | 1991-05-21 | 1991-05-21 | Ｃｃｄ転送回路とｃｃｄ固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115855A JPH04343473A (ja) | 1991-05-21 | 1991-05-21 | Ｃｃｄ転送回路とｃｃｄ固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343473A true JPH04343473A (ja) | 1992-11-30 |
Family
ID=14672811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115855A Pending JPH04343473A (ja) | 1991-05-21 | 1991-05-21 | Ｃｃｄ転送回路とｃｃｄ固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343473A (ja) |
-
1991
- 1991-05-21 JP JP3115855A patent/JPH04343473A/ja active Pending
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