JPH04344580A - メンバーシップ関数発生回路 - Google Patents
メンバーシップ関数発生回路Info
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- JPH04344580A JPH04344580A JP3145535A JP14553591A JPH04344580A JP H04344580 A JPH04344580 A JP H04344580A JP 3145535 A JP3145535 A JP 3145535A JP 14553591 A JP14553591 A JP 14553591A JP H04344580 A JPH04344580 A JP H04344580A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はファジイ制御に用いられ
るメンバーシップ関数のグレードを可変できるメンバー
シップ関数発生回路に関する。
るメンバーシップ関数のグレードを可変できるメンバー
シップ関数発生回路に関する。
【０００２】
【従来技術】ファジイ理論においてあいまいさを表すメ
ンバーシップ関数として図６（ａ）、（ｂ）、（ｃ）に
示すような三角波形、正規分布、アークタンジェント形
の関数が広く用いられている。
ンバーシップ関数として図６（ａ）、（ｂ）、（ｃ）に
示すような三角波形、正規分布、アークタンジェント形
の関数が広く用いられている。
【０００３】これらのメンバーシップ関数を用いてファ
ジイ制御を行なう場合、所望の制御特性を得るまでには
メンバーシップ関数を種々入れ替えて何回も演算を繰り
返す必要があり、大変な手間と時間がかかる作業である
。
ジイ制御を行なう場合、所望の制御特性を得るまでには
メンバーシップ関数を種々入れ替えて何回も演算を繰り
返す必要があり、大変な手間と時間がかかる作業である
。
【０００４】メンバーシップ関数の特性の一部である勾
配を変化させるための勾配切替回路は特開昭６２−９５
６７５号に提案されている。
配を変化させるための勾配切替回路は特開昭６２−９５
６７５号に提案されている。
【０００５】
【発明が解決しようとする課題】しかし、ファジイ制御
と学習機能を取り入れた判断処理とを組合せてファジイ
システムを構築しようとする場合は、外部から取り込む
数多くの条件にそれぞれ異なる重み付けをして総合判断
を行なう必要があるため、メンバーシップ関数の勾配を
切り替えるだけでは充分でなく、関数の重み付け（グレ
ードという）を変えることが望まれる。
と学習機能を取り入れた判断処理とを組合せてファジイ
システムを構築しようとする場合は、外部から取り込む
数多くの条件にそれぞれ異なる重み付けをして総合判断
を行なう必要があるため、メンバーシップ関数の勾配を
切り替えるだけでは充分でなく、関数の重み付け（グレ
ードという）を変えることが望まれる。
【０００６】本発明は上記の点にかんがみてなされたも
ので、その目的は、メンバーシップ関数のグレードをき
わめて容易に変えることができるメンバーシップ関数発
生回路を提供することができる。
ので、その目的は、メンバーシップ関数のグレードをき
わめて容易に変えることができるメンバーシップ関数発
生回路を提供することができる。
【０００７】
【課題を解決するための手段】Ｐ−ＭＯＳＦＥＴとＮ−
ＭＯＳＦＥＴとにより構成されたＣ−ＭＯＳインバータ
を複数個並列に接続し、前記各Ｃ−ＭＯＳインバータを
主回路に接続しまたは主回路から切り離すグレード切換
用のスイッチングを設け、並列接続された全Ｃ−ＭＯＳ
インバータと直列に抵抗を接続し、各Ｃ−ＭＯＳインバ
ータの共通ゲートに入力信号を印加し、全Ｃ−ＭＯＳイ
ンバータに流れる電流の総和をメンバーシップ関数とし
て出力するように構成した。
ＭＯＳＦＥＴとにより構成されたＣ−ＭＯＳインバータ
を複数個並列に接続し、前記各Ｃ−ＭＯＳインバータを
主回路に接続しまたは主回路から切り離すグレード切換
用のスイッチングを設け、並列接続された全Ｃ−ＭＯＳ
インバータと直列に抵抗を接続し、各Ｃ−ＭＯＳインバ
ータの共通ゲートに入力信号を印加し、全Ｃ−ＭＯＳイ
ンバータに流れる電流の総和をメンバーシップ関数とし
て出力するように構成した。
【０００８】
【作用】並列接続された全Ｃ−ＭＯＳインバータに流れ
る電流の総和としてメンバーシップ関数が出力されるの
で、並列接続された複数のＣ−ＭＯＳインバータの各々
に設けたスイッチをＯＮ、ＯＦＦすることにより並列に
接続されたＣ−ＭＯＳインバータの数を変更すれば、メ
ンバーシップ関数のグレードを変えることができる。
る電流の総和としてメンバーシップ関数が出力されるの
で、並列接続された複数のＣ−ＭＯＳインバータの各々
に設けたスイッチをＯＮ、ＯＦＦすることにより並列に
接続されたＣ−ＭＯＳインバータの数を変更すれば、メ
ンバーシップ関数のグレードを変えることができる。
【０００９】
【実施例】以下本発明を図面に基づいて説明する。
【００１０】図１は本発明によるメンバーシップ関数発
生回路の一実施例としての三角波形のメンバーシップ関
数を発生する電流型の基本回路を示す。
生回路の一実施例としての三角波形のメンバーシップ関
数を発生する電流型の基本回路を示す。
【００１１】メンバーシップ関数発生回路は、Ｐ−ＭＯ
ＳＦＥＴ１ａとＮ−ＭＯＳＦＥＴ１ｂとを直列に接続し
て成るＣ−ＭＯＳインバータにスイッチ１ｃを直列に接
続した第１の直列回路と、同様にＰ−ＭＯＳＦＥＴ２ａ
とＮ−ＭＯＳＦＥＴ２ｂとスイッチ２ｃとから成る第２
の直列回路と、Ｐ−ＭＯＳＦＥＴ３ａとＮ−ＭＯＳＦＥ
Ｔ３ｂとスイッチ３ｃとから成る第３の直列回路と、Ｐ
−ＭＯＳＦＥＴ４ａとＮ−ＭＯＳＦＥＴ４ｂとスイッチ
４ｃとから成る第４の直列回路とを並列に接続し、回路
全体を電源ＶＤＤとアースとの間に接続したものである
。
ＳＦＥＴ１ａとＮ−ＭＯＳＦＥＴ１ｂとを直列に接続し
て成るＣ−ＭＯＳインバータにスイッチ１ｃを直列に接
続した第１の直列回路と、同様にＰ−ＭＯＳＦＥＴ２ａ
とＮ−ＭＯＳＦＥＴ２ｂとスイッチ２ｃとから成る第２
の直列回路と、Ｐ−ＭＯＳＦＥＴ３ａとＮ−ＭＯＳＦＥ
Ｔ３ｂとスイッチ３ｃとから成る第３の直列回路と、Ｐ
−ＭＯＳＦＥＴ４ａとＮ−ＭＯＳＦＥＴ４ｂとスイッチ
４ｃとから成る第４の直列回路とを並列に接続し、回路
全体を電源ＶＤＤとアースとの間に接続したものである
。
【００１２】スイッチ１ｃ〜４ｃは外部からの制御信号
によりＯＮ、ＯＦＦされる。
によりＯＮ、ＯＦＦされる。
【００１３】いま端子Ａに任意のアナログ入力信号Ｖ１
Ｎを印加しておき、スイッチ１ｃ〜４ｃを順次ＯＮして
いくと、端子Ｂに現れる出力信号ＶＯＵＴ は図２に示
すように変化する。すなわち、スイッチ１ｃのみがＯＮ
したときの出力信号がＩ、スイッチ１ｃと２ｃがＯＮし
たときの出力信号がＩＩ、スイッチ１ｃ，２ｃ，３ｃが
ＯＮしたときの出力信号がＩＩＩ 、スイッチ１ｃ，２
ｃ，３ｃ，４ｃがすべてＯＮしたときの出力信号がＩＶ
である。この図からわかるように、図１の回路において
は、スイッチ１ｃ〜４ｃのＯＮ、ＯＦＦの状態により自
己の発生する三角波形のメンバーシップ関数のグレード
が変化している。グレードの変更度合は並列に接続され
ているＣ−ＭＯＳインバータのＷ／Ｌ（ＷはＭＯＳＦＥ
Ｔのゲートの幅、Ｌはゲートの長さ）の値を選択するこ
とにより容易に変更することができる。
Ｎを印加しておき、スイッチ１ｃ〜４ｃを順次ＯＮして
いくと、端子Ｂに現れる出力信号ＶＯＵＴ は図２に示
すように変化する。すなわち、スイッチ１ｃのみがＯＮ
したときの出力信号がＩ、スイッチ１ｃと２ｃがＯＮし
たときの出力信号がＩＩ、スイッチ１ｃ，２ｃ，３ｃが
ＯＮしたときの出力信号がＩＩＩ 、スイッチ１ｃ，２
ｃ，３ｃ，４ｃがすべてＯＮしたときの出力信号がＩＶ
である。この図からわかるように、図１の回路において
は、スイッチ１ｃ〜４ｃのＯＮ、ＯＦＦの状態により自
己の発生する三角波形のメンバーシップ関数のグレード
が変化している。グレードの変更度合は並列に接続され
ているＣ−ＭＯＳインバータのＷ／Ｌ（ＷはＭＯＳＦＥ
Ｔのゲートの幅、Ｌはゲートの長さ）の値を選択するこ
とにより容易に変更することができる。
【００１４】図１に示した基本回路のスイッチ１ｃ〜４
ｃおよび抵抗５はＭＯＳＦＥＴにより実現され、図３に
はその一例を示す。
ｃおよび抵抗５はＭＯＳＦＥＴにより実現され、図３に
はその一例を示す。
【００１５】図３において、図１と同じ参照数字は同じ
構成要素を示しており、１ｃ´〜４ｃ´はスイッチ１ｃ
〜４ｃを実現するためのＮ−ＭＯＳＦＥＴ、５´は抵抗
５を実現するための常時ＯＮさせておくＮ−ＭＯＳＦＥ
Ｔである。
構成要素を示しており、１ｃ´〜４ｃ´はスイッチ１ｃ
〜４ｃを実現するためのＮ−ＭＯＳＦＥＴ、５´は抵抗
５を実現するための常時ＯＮさせておくＮ−ＭＯＳＦＥ
Ｔである。
【００１６】端子Ｃにグレード切換信号Ｓを与え、Ｎ−
ＭＯＳＦＥＴ１ｃ´〜４ｃ´のＯＮ、ＯＦＦを切換える
ことによりメンバーシップ関数のグレードを図２に示す
ように変化させることができる。
ＭＯＳＦＥＴ１ｃ´〜４ｃ´のＯＮ、ＯＦＦを切換える
ことによりメンバーシップ関数のグレードを図２に示す
ように変化させることができる。
【００１７】なお、基本回路におけるスイッチ１ｃ〜４
ｃは図３に示したようにＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ
´で実現する代わりに、Ｐ−ＭＯＳＦ１ａ〜４ａの電源
ＶＤＤ側にＰ−ＭＯＳＦＥＴを直列に接続して実現する
こともできる。
ｃは図３に示したようにＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ
´で実現する代わりに、Ｐ−ＭＯＳＦ１ａ〜４ａの電源
ＶＤＤ側にＰ−ＭＯＳＦＥＴを直列に接続して実現する
こともできる。
【００１８】ところで、基本回路におけるスイッチ１ｃ
〜４ｃを、Ｃ−ＭＯＳインバータのＮ−ＭＯＳＦＥＴの
アース側にＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ´を直列に接
続することにより実現した回路では、このスイッチ作用
をするＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ´のＯＮ、ＯＦＦ
によりグレードを変化させた場合、グレードが増すにつ
れて三角波形のメンバーシップ関数の頂点が図２に破線
で示すように右寄りに移動していく傾向がある。また、
それとは逆に、基本回路におけるスイッチ１ｃ〜４ｃを
Ｃ−ＭＯＳインバータのＰ−ＭＯＳＦＥＴの電源側にＰ
−ＭＯＳＦＥＴを直列に接続して実現した回路では、グ
レードが増すにつれて三角波形のメンバーシップ関数の
頂点が左寄りに移動していく傾向がある。
〜４ｃを、Ｃ−ＭＯＳインバータのＮ−ＭＯＳＦＥＴの
アース側にＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ´を直列に接
続することにより実現した回路では、このスイッチ作用
をするＮ−ＭＯＳＦＥＴ１ｃ´〜４ｃ´のＯＮ、ＯＦＦ
によりグレードを変化させた場合、グレードが増すにつ
れて三角波形のメンバーシップ関数の頂点が図２に破線
で示すように右寄りに移動していく傾向がある。また、
それとは逆に、基本回路におけるスイッチ１ｃ〜４ｃを
Ｃ−ＭＯＳインバータのＰ−ＭＯＳＦＥＴの電源側にＰ
−ＭＯＳＦＥＴを直列に接続して実現した回路では、グ
レードが増すにつれて三角波形のメンバーシップ関数の
頂点が左寄りに移動していく傾向がある。
【００１９】そこで、グレードが変化してもメンバーシ
ップ関数の頂点が左寄りにも右寄りにも移動せずにただ
上下に移動するようにするためには、スイッチとしてＣ
−ＭＯＳインバータの電源側にはＰ−ＭＯＳＦＥＴを接
続し、アース側にはＮ−ＭＯＳＦＥＴを接続し、これら
を同時にＯＮまたはＯＦＦするようにすればよい。また
別の方法としては、Ｃ−ＭＯＳインバータのＷ／Ｌの値
を選択するようにしてもよい。
ップ関数の頂点が左寄りにも右寄りにも移動せずにただ
上下に移動するようにするためには、スイッチとしてＣ
−ＭＯＳインバータの電源側にはＰ−ＭＯＳＦＥＴを接
続し、アース側にはＮ−ＭＯＳＦＥＴを接続し、これら
を同時にＯＮまたはＯＦＦするようにすればよい。また
別の方法としては、Ｃ−ＭＯＳインバータのＷ／Ｌの値
を選択するようにしてもよい。
【００２０】次に、図４に、本発明によるメンバーシッ
プ関数発生回路のもう１つの実施例であるアークタンジ
ェント型波形のメンバーシップ関数を発生する回路を示
す。
プ関数発生回路のもう１つの実施例であるアークタンジ
ェント型波形のメンバーシップ関数を発生する回路を示
す。
【００２１】この実施例は、Ｐ−ＭＯＳＦＥＴ６ａとＮ
−ＭＯＳＦＥＴ６ｂとを直列に接続して成るＣ−ＭＯＳ
インバータを基本Ｃ−ＭＯＳインバータとし、この基本
Ｃ−ＭＯＳインバータと並列に４個のバイアスＣ−ＭＯ
Ｓ回路を接続したものである。バイアスＣ−ＭＯＳ回路
は、それぞれＰ−ＭＯＳＦＥＴ７ａ，８ａ，９ａ，１０
ａとＮ−ＭＯＳＦＥＴ７ｂ，８ｂ，９ｂ，１０ｂとを直
列に接続して成り、各Ｎ−ＭＯＳＦＥＴ７ｂ〜１０ｂの
ゲートにインバータ１１〜１４が接続されている。端子
Ｃにはグレードを切換えるためのデジタル切換信号Ｓが
与えられる。
−ＭＯＳＦＥＴ６ｂとを直列に接続して成るＣ−ＭＯＳ
インバータを基本Ｃ−ＭＯＳインバータとし、この基本
Ｃ−ＭＯＳインバータと並列に４個のバイアスＣ−ＭＯ
Ｓ回路を接続したものである。バイアスＣ−ＭＯＳ回路
は、それぞれＰ−ＭＯＳＦＥＴ７ａ，８ａ，９ａ，１０
ａとＮ−ＭＯＳＦＥＴ７ｂ，８ｂ，９ｂ，１０ｂとを直
列に接続して成り、各Ｎ−ＭＯＳＦＥＴ７ｂ〜１０ｂの
ゲートにインバータ１１〜１４が接続されている。端子
Ｃにはグレードを切換えるためのデジタル切換信号Ｓが
与えられる。
【００２２】いま、端子Ａに任意のアナログ入力信号Ｖ
１Ｎを印加しておき、たとえば端子Ｃに切換信号Ｓとし
て“０１１１”を与えると、Ｐ−ＭＯＳＦＥＴ７ａとＮ
−ＭＯＳＦＥＴ７ｂとから成るバイアスＣ−ＭＯＳ回路
のみがＯＮし、基本Ｃ−ＭＯＳインバータに対してこの
Ｃ−ＭＯＳバイアス回路が並列に接続される。その結果
、端子Ｂに現れる出力信号ＶＯＵＴ は図５にＩで示す
ようになる。端子Ｃに与える切換信号Ｓを“００１１”
とすると、基本Ｃ−ＭＯＳインバータに対して２つのバ
イアスＣ−ＭＯＳ回路が並列に接続され、端子Ｂから得
られる出力信号ＶＯＵＴは図５にＩＩで表すようになる
。もう１つのバイアスＣ−ＭＯＳ回路がＯＮすると、出
力信号ＶＯＵＴは図５にＩＩＩ で示すようになり、す
べてのバイアスＣ−ＭＯＳ回路がＯＮすると、ＩＶで示
すようになる。
１Ｎを印加しておき、たとえば端子Ｃに切換信号Ｓとし
て“０１１１”を与えると、Ｐ−ＭＯＳＦＥＴ７ａとＮ
−ＭＯＳＦＥＴ７ｂとから成るバイアスＣ−ＭＯＳ回路
のみがＯＮし、基本Ｃ−ＭＯＳインバータに対してこの
Ｃ−ＭＯＳバイアス回路が並列に接続される。その結果
、端子Ｂに現れる出力信号ＶＯＵＴ は図５にＩで示す
ようになる。端子Ｃに与える切換信号Ｓを“００１１”
とすると、基本Ｃ−ＭＯＳインバータに対して２つのバ
イアスＣ−ＭＯＳ回路が並列に接続され、端子Ｂから得
られる出力信号ＶＯＵＴは図５にＩＩで表すようになる
。もう１つのバイアスＣ−ＭＯＳ回路がＯＮすると、出
力信号ＶＯＵＴは図５にＩＩＩ で示すようになり、す
べてのバイアスＣ−ＭＯＳ回路がＯＮすると、ＩＶで示
すようになる。
【００２３】グレードの変更度合は図１に示した実施例
と同じようにバイアスＣ−ＭＯＳ回路を構成するＣ−Ｍ
ＯＳインバータのＷ／Ｌの値を選択することにより容易
に変更することができる。
と同じようにバイアスＣ−ＭＯＳ回路を構成するＣ−Ｍ
ＯＳインバータのＷ／Ｌの値を選択することにより容易
に変更することができる。
【００２４】この実施例において、インバータ１１〜１
４はＮ−ＭＯＳＦＥＴのゲートに接続する代わりに、Ｐ
−ＭＯＳＦＥＴ７ａ〜１０ａのゲートに接続してもよい
。ただしこの場合はグレード切換信号の論理が逆になる
。
４はＮ−ＭＯＳＦＥＴのゲートに接続する代わりに、Ｐ
−ＭＯＳＦＥＴ７ａ〜１０ａのゲートに接続してもよい
。ただしこの場合はグレード切換信号の論理が逆になる
。
【００２５】上記２つの実施例においては、いずれも並
列接続されるＣ−ＭＯＳ回路の数が４個であるが、これ
は任意であり、その数が多いほどメンバーシップ関数の
グレードをきめ細かに調整することができる。
列接続されるＣ−ＭＯＳ回路の数が４個であるが、これ
は任意であり、その数が多いほどメンバーシップ関数の
グレードをきめ細かに調整することができる。
【００２６】
【発明の効果】以上発明したように、本発明においては
、並列接続されるＣ−ＭＯＳ回路の数を変えるようにし
たので、メンバーシップ関数の勾配でなくグレードを変
更することができ、所望のファジイ制御に用いることが
でき。特に学習機能を取り入れた判断処理と組合せたフ
ァジイシステムの構築に好適である。
、並列接続されるＣ−ＭＯＳ回路の数を変えるようにし
たので、メンバーシップ関数の勾配でなくグレードを変
更することができ、所望のファジイ制御に用いることが
でき。特に学習機能を取り入れた判断処理と組合せたフ
ァジイシステムの構築に好適である。
【図１】本発明によるメンバーシップ関数発生回路の基
本回路である。
本回路である。
【図２】図１に示したメンバーシップ関数発生回路によ
り得られるメンバーシップ関数の特性図である。
り得られるメンバーシップ関数の特性図である。
【図３】図１に示したメンバーシップ関数発生回路の一
実施例である。
実施例である。
【図４】本発明によるメンバーシップ関数発生回路の他
の実施例である。
の実施例である。
【図５】図４に示したメンバーシップ発生回路により得
られるメンバーシップ関数の特性図である。
られるメンバーシップ関数の特性図である。
【図６】メンバーシップ関数の代表的な波形を示してお
り、（ａ）は三角波形、（ｂ）は正規分布、（ｃ）はア
ークタンジェント形である。
り、（ａ）は三角波形、（ｂ）は正規分布、（ｃ）はア
ークタンジェント形である。
１ａ，２ａ，３ａ，４ａ Ｐ−ＭＯＳＦＥＴ１ｂ，２
ｂ，３ｂ，４ｂ Ｎ−ＭＯＳＦＥＴ１ｃ，２ｃ，３ｃ
，４ｃ スイッチ ５ 抵抗
ｂ，３ｂ，４ｂ Ｎ−ＭＯＳＦＥＴ１ｃ，２ｃ，３ｃ
，４ｃ スイッチ ５ 抵抗
Claims (4)
- 【請求項１】 Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴ
とにより構成されたＣ−ＭＯＳインバータを複数個並列
に接続し、前記各Ｃ−ＭＯＳインバータを主回路に接続
しまたは主回路から切り離すグレード切換用のスイッチ
ング手段を設け、並列接続された全Ｃ−ＭＯＳインバー
タと直列に抵抗を接続し、各Ｃ−ＭＯＳインバータの共
通ゲートに入力信号を印加し、全Ｃ−ＭＯＳインバータ
に流れる電流の総和をメンバーシップ関数を表す出力信
号とすることを特徴とするメンバーシップ関数発生回路
。 - 【請求項２】 前記スイッチング手段がＰ−ＭＯＳＦ
ＥＴまたはＮ−ＭＯＳＦＥＴで構成された請求項１に記
載のメンバーシップ関数発生回路。 - 【請求項３】 前記スイッチング手段が直列接続され
たＰ−ＭＯＳＦＥＴおよびＮ−ＭＯＳＦＥＴから成る請
求項１に記載のメンバーシップ関数発生回路。 - 【請求項４】 Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴ
とにより構成された基本Ｃ−ＭＯＳインバータと、該基
本Ｃ−ＭＯＳインバータと並列に接続された複数のバイ
アスＣ−ＭＯＳＦＥＴと、該複数のバイアスＣ−ＭＯＳ
ＦＥＴの各々を独立してＯＮ／ＯＦＦするグレード切換
用のスイッチング手段とを備え、前記基本Ｃ−ＭＯＳイ
ンバータの共通ゲートに入力信号を印加し、前記基本Ｃ
−ＭＯＳインバータを構成する両ＭＯＳＦＥＴの接続点
と前記バイアスＣ−ＭＯＳＦＥＴを構成する両ＭＯＳＦ
ＥＴの接続点とを接続してメンバーシップ関数の出力端
子としたことを特徴とするメンバーシップ関数発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3145535A JP2741116B2 (ja) | 1991-05-21 | 1991-05-21 | メンバーシップ関数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3145535A JP2741116B2 (ja) | 1991-05-21 | 1991-05-21 | メンバーシップ関数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04344580A true JPH04344580A (ja) | 1992-12-01 |
| JP2741116B2 JP2741116B2 (ja) | 1998-04-15 |
Family
ID=15387449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3145535A Expired - Lifetime JP2741116B2 (ja) | 1991-05-21 | 1991-05-21 | メンバーシップ関数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741116B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200026490A (ko) * | 2018-09-03 | 2020-03-11 | 삼성전자주식회사 | 무선으로 전력을 수신하는 전자 장치 및 그 동작 방법 |
-
1991
- 1991-05-21 JP JP3145535A patent/JP2741116B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200026490A (ko) * | 2018-09-03 | 2020-03-11 | 삼성전자주식회사 | 무선으로 전력을 수신하는 전자 장치 및 그 동작 방법 |
| US11637454B2 (en) * | 2018-09-03 | 2023-04-25 | Samsung Electronics Co., Ltd. | Electronic device for receiving power wirelessly and method for operating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741116B2 (ja) | 1998-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971215 |