JPH04344714A - Ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理に
よりデータ伝送を行なう場合に用いられる、変換タイミ
ングの微調整が可能なＡＤ変換器に関する。

【０００２】

【従来の技術】従来、変換タイミングの微調整が可能な
ＡＤ変換器は、例えば図４に示すように構成され、その
ＡＤ変換器を用いたデータの復調システムは、図３に示
すように構成されている。以下、図３及び図４を参照し
てその動作を説明する。

【０００３】まず、図３において、アナログ入力ＡＩＮ
からのアナログデータをディジタルデータに復調する動
作概要を説明する。アナログ入力ＡＩＮからのデータは
ＡＤ変換部３０２でディジタルデータに変換され、その
ディジタルデータが信号処理部３０１に送られ、ディジ
タル信号処理によって受信データとして復調される。ま
た、受信データの復調と同時に、受信データのタイミン
グクロックＤＣＬＫの抽出、すなわち送信側のタイミン
グクロックの再生も行なわれ、その再生されたタイミン
グクロックの位相に同期するように、信号処理部３０１
からＡＤ変換部３０２へ変換タイミングを微調整するた
めの制御が行なわれる。

【０００４】従って、ＡＤ変換のタイミングは常に微小
な変動があり、その変動に同期して変換されたディジタ
ルデータが信号処理部３０１へ転送される。通常、この
転送タイミングを用いて信号処理部３０１では、受信デ
ータクロックＤＣＬＫを作成しているため、このＤＣＬ
Ｋは、送信側のタイミングクロックに同期しながらもジ
ッタを含んだクロックとなっている。

【０００５】次に、上述のタイミング制御のより詳細な
動作を図４を参照して説明する。

【０００６】まず、供給されるマスタクロックＭＣＬＫ
の周波数を２．４５７６ＭＨｚとし、ＡＤ変換の変換タ
イミングクロックの周波数を９６００Ｈｚとすると、信
号処理部３０１から分周比設定部１０３に“２５６”が
設定される。次に、制御量設定部１０１に、例えば“１
”が設定され、ＡＤ変換の動作が開始されると、ＡＤ変
換部１０５からパラレルのディジタルデータが出力され
、そのデータはＰ／Ｓ変換部１０９を通って１／９６０
０秒毎に信号処理部３０１に転送される。そして、信号
処理部３０１では、このディジタルデータからディジタ
ル信号処理によって送信側のタイミングクロックを再生
し、そのクロックに同期するように、加減算制御部１０
２に加算あるいは減算、若しくは制御なしの何れかの指
令を出力してＡＤ変換のタイミングを微調整する。例え
ば、加算あるいは減算とした場合に、ＡＤ変換のタイミ
ングクロックが変化する割合は、±１／２５６≒±０．
３９であり、１／９６００秒に１回の制御を毎回行なえ
ば、±０．３９％のタイミングクロックのズレに対して
追従が可能である。

【０００７】

【発明が解決しようとしている課題】しかしながら、上
記従来例では、ＡＤ変換のタイミングを微調整し、その
変換されたディジタルデータから信号処理によりタイミ
ングクロックを再生し、次の変換タイミングを制御して
いるため、タイミング制御からタイミング再生の間に遅
延が生じ、制御後のＡＤ変換タイミングにジッタが発生
し、それによって信号処理部で作られる受信データのタ
イミングクロックにもジッタが含まれてしまい、変復調
が従属的に繰り返されるようなシステムにおいては、そ
れらのジッタが蓄積され、末端側の復調データの誤る確
率が大きいという欠点があった。

【０００８】本発明は、上記課題を解決するために成さ
れたもので、ＡＤ変換後のデータ出力タイミング又はＡ
Ｄ変換タイミングのジッタを大幅に減少させたＡＤ変換
器を提供することを目的とする。

【０００９】

【課題を解決するための手段】及び

【作用】上記目的を達成するために、本発明のＡＤ変換
器は以下の構成を備える。

【００１０】すなわち、入力アナログデータのＡＤ変換
タイミングを微調整するＡＤ変換器において、入力アナ
ログデータをＡＤ変換するタイミングを微調整する微調
整手段と、該微調整手段で微調整された変換タイミング
に基づいてＡＤ変換されたデータを出力するタイミング
を制御する制御手段とを備え、（受信）データクロック
のジッタ成分を減少させることを特徴とする。

【００１１】また、他の発明のＡＤ変換器は以下の構成
を備える。

【００１２】すなわち、入力アナログデータのＡＤ変換
タイミングを微調整するＡＤ変換器において、入力アナ
ログデータをＡＤ変換するタイミングを微調整する微調
整手段と、該微調整手段で微調整された変換タイミング
に基づいて前記微調整手段に入力される制御信号を制御
する制御手段とを備え、ＡＤ変換タイミングのジッタ成
分を抑圧することを特徴とする。

【００１３】

【実施例】以下、図面を参照して本発明に係る好適な一
実施例を詳細に説明する。

【００１４】図１は、本実施例におけるＡＤ変換器の構
成を示す概略ブロック図である。図において、１０１は
制御量設定部であり、信号処理部よりＡＤ変換タイミン
グの１周期におけるタイミング制御量（マスタクロック
の増減個数）を設定するためのレジスタである。１０２
は加減算制御部であり、信号処理部より加算あるいは減
算、若しくは制御なしの何れかの信号が入力され、制御
量設定部１０１に設定された設定値の加減算を行なう。 １０３は分周比設定部であり、信号処理部より可変分周
部１０４の分周比を設定するためのレジスタである。１
０４は可変分周部であり、加減算制御部１０２からの制
御量に従って分周比設定部１０３に設定された設定値を
変化させてマスタクロックの分周を行なう。１０５はＡ
Ｄ変換部であり、アナログ入力ＡＩＮからのデータを可
変分周部１０４の出力クロックに同期させてＡＤ変換を
行なう。

【００１５】１０６はＰＬＬ部であり、分周比設定部１
０３と可変分周部１０４からの出力に基づいて、詳細は
後述するパラレル／シリアル（Ｐ／Ｓ）変換部１０９の
出力クロックを制御する。１０７はＦｉＦｏ部であり、
ＡＤ変換部１０５で変換されたディジタルデータをバッ
ファリングするためのメモリである。１０８は分周部で
あり、Ｐ／Ｓ変換部１０９へ入力するシフトクロックを
出力する。そして、１０９はＰ／Ｓ変換部であり、分周
部１０８からのクロックに同期してシリアルデータを出
力するが、シリアルデータ１ワード毎についてはＰＬＬ
部１０６からのクロックに同期して変換されたデータを
出力する。

【００１６】次に、上述したＰＬＬ部１０６の詳細な構
成を図２を参照して説明する。同図において、２０１は
位相比較部であり、可変分周部１０４と可変分周部２０
７とのクロック位相を比較する。２０２は分周部であり
、可変分周部２０７の出力を分周する。２０３は分周制
御部であり、位相比較部２０１の結果より可変分周部２
０７の分周比を制御する信号を出力する。２０４はフリ
ップフロップであり、２０５のＮＯＲ回路と共に、分周
部２０２からの出力の立下がり毎に可変分周部２０７の
出力の１周期分だけＯＮとなる信号を出力する。２０６
はマスク制御部であり、ＮＯＲ回路２０５からの信号に
従って分周制御部２０３からの分周制御信号を出力する
。そして、２０７は可変分周部であり、分周比設定部１
０３からの設定値とマスク制御部２０６からの分周制御
信号を入力し、マスタクロックを分周したクロックを出
力する。

【００１７】以上の構成におけるＡＤ変換器のタイミン
グ制御を以下に説明する。

【００１８】まず、前述した図３の構成において、デー
タの復調を行なう場合、信号処理部３０１の動作は従来
例と同様である。すなわち、マスタクロックを２．４５
７６ＭＨｚ、ＡＤ変換のタイミングクロックを９６００
Ｈｚとすると、図１の分周比設定部１０３には“２５６
”が設定される。これにより、可変分周部１０４と２０
７は通常２５６分周回路となり、９６００Ｈｚを出力す
ることになる。また、制御量設定部１０１には“１”が
設定される。この設定によって、ＡＤ変換部１０５にお
いて可変分周部１０４の出力するクロックタイミングで
ＡＤ変換が行なわれ、ディジタルデータが出力され、Ｆ
ｉＦｏ部１０７のメモリに入力され、一時的にバッファ
リングされる。ＦｉＦｏ部１０７は、Ｐ／Ｓ変換部１０
９のデータ出力が終了すると、蓄積していた最も古いデ
ータをＰ／Ｓ変換部１０９に出力する。このデータ出力
のタイミングは、ＰＬＬ部１０６の出力するクロックの
タイミングによる。また、分周部１０８によりマスタク
ロックを、例えば４分周したものがＰ／Ｓ変換部１０９
からのデータ出力用のシフトクロックとして使用される
。このＰ／Ｓ変換部１０９の出力データを信号処理部に
よってディジタル信号処理し、データを復調して送信側
のタイミングクロックを再生する。その再生されたクロ
ックの位相に同期するように、加減算制御部１０２に対
して加算あるいは減算、若しくは制御なしの指令を与え
、可変分周回路１０４の分周比を“２５５”〜“２５７
”の何れかに調整する。この分周比の調整により変化し
たＡＤ変換のタイミングで、変換されたディジタルデー
タを用いて信号処理部にてタイミング再生の信号処理が
行なわれる。この信号処理には、通常遅延が生ずるため
、ＡＤ変換タイミングを制御する可変分周部１０４のク
ロックにはジッタが含まれる。このジッタを含む可変分
周部１０４の出力は、ＰＬＬ部１０６に入力され、位相
比較部２０１で可変分周部２０７の出力するクロックと
位相が比較される。

【００１９】尚、可変分周部２０７には、既に分周比設
定部１０３の設定により“２５６”分周が設定されてい
るため、最初は可変分周部１０４の出力と可変分周部２
０７の出力は同期している。しかし、信号処理部からの
制御により可変分周部１０４の出力に進み遅れが生じる
と、位相比較部２０１よりその位相差が出力される。分
周制御部２０３では、出力クロックがある程度以上進ん
でいるか遅れているか（例えば、±π／８）を判断し、
それを打ち消すように可変分周部２０７の分周比を“２
５５”又は“２５７”へと変更するための制御信号を出
力する。

【００２０】また、分周部２０２においては、可変分周
部２０７の出力を分周し（例えば、８分周）、フリップ
フロップ２０４とＮＯＲ回路２０５によって分周部２０
２の出力の立下がり毎に２０７の出力の１周期分だけＯ
Ｎとなる信号が出力される。すなわち、８周期に１回だ
けＯＮとなる信号が出力され、マスク制御部２０６に入
力される。マスク制御部２０６では、上述の分周制御部
２０３の分周制御信号をＮＯＲ回路２０５の出力がＯＮ
の時だけ通過させるので、毎周期、制御信号が出力され
ても１／８だけの分周制御となる。

【００２１】すなわち、±１／２５６×１／８≒±０．
０４９％が最大の制御量である。

【００２２】以上説明した制御により、±１／８π以内
のＡＤ変換タイミングによるジッタは全て吸収され、そ
れ以上のジッタについても信号処理部から制御量の１／
８に抑圧される。また、ＡＤ変換のタイミングとデータ
の出力タイミングとのずれはＦｉＦｏメモリ１０７で吸
収される。

【００２３】以上説明したように、本実施例によれば、
変換タイミングの微調整が可能なＡＤ変換器に変換タイ
ミングのジッタを吸収する手段と、そのジッタの吸収さ
れたタイミングでＡＤ変換後のディジタルデータを出力
する手段とを備えることにより、ＡＤ変換のタイミング
にジッタが生じても従属的に変復調を繰り返すようなシ
ステムにおいても、受信データクロックのジッタの蓄積
によるデータエラーを大幅に減らすことが可能となる。

【００２４】

【他の実施例】次に、本発明に係る他の実施例を図面を
参照して詳細に説明する。

【００２５】図５は、他の実施例におけるＡＤ変換器の
構成を示す概略ブロック図である。この実施例では、加
減算制御部１０２の前段にジッタ抑圧部１１０を設ける
ことにより、信号処理の遅延によるジッタを減少させる
ものである。尚、図１と同様な機能を有するものには同
一の符号を付し、ここでの説明は省略する。

【００２６】図示するように、ジッタ抑圧部１１０は、
可変分周部１０４で分周されたＡＤ変換クロックに基づ
いて、信号処理部より入力した分周比の加算あるいは減
算、若しくは制御なしの指令を加減算制御部１０２へ出
力する。

【００２７】次に、この実施例におけるジッタ抑圧部１
１０の詳細な構成を図６を参照して説明する。同図にお
いて、６０１は分周部であり、可変分周部１０４からの
変換タイミングクロックを入力し、例えば８分周したク
ロックを出力する。６０２はフリップフロップであり、
６０３のＮＯＲ回路と共に、分周部６０１からの出力の
立下がり毎に可変分周部１０４の出力の１周期分だけＯ
Ｎとなる信号を出力する。６０４はマスク制御部であり
、ＮＯＲ回路２０５からの信号に従って加減算制御信号
を出力する。

【００２８】以上の構成において、分周部６０１にＡＤ
変換タイミングクロックである可変分周部１０４からの
出力が入力されると、そのクロックは、例えば８分周さ
れ、フリップフロップ６０２とＮＯＲ回路６０３へ出力
される。この分周部６０１の出力の立下がりから可変分
周部１０４の出力が１周期分だけＮＯＲ回路６０３の出
力がＯＮとなる。すなわち、マスク制御部６０４に加減
算制御信号がＡＤ変換のタイミング毎に入力されたとし
ても、マスク制御部６０４の出力は、１／８回の制御し
か行なわない。

【００２９】従って、ＡＤ変換したディジタルデータを
用い、信号処理部でディジタル信号処理によって送信側
のタイミングクロックを再生し、そのクロックの位相に
同期させるようにＡＤ変換のタイミングを制御するため
、ジッタ抑圧部１１０に制御信号が入力されるが、この
制御量には、信号処理の遅延によるジッタが含まれてい
る。しかし、このジッタはジッタ抑圧部１１０により上
述した如く、制御回数が約１／８に制御され、ジッタ成
分も抑圧されており、ＡＤ変換後のディジタルデータの
出力タイミングのジッタも減少している。すなわち、信
号処理部では、ＡＤ変換器の出力する変換後のデータ出
力タイミングで動作し、そのタイミングで受信データク
ロックを生成しても、ジッタの抑圧されたタイミングを
得ることができる。

【００３０】以上説明したように、他の実施例によれば
、変換タイミングの微調整が可能なＡＤ変換器に、変換
タイミング制御後のタイミングクロックのジッタを抑圧
する手段を設けることにより、例えばディジタル信号処
理による復調システムの信号処理部で粗いタイミング制
御を行なっても、受信データのタイミングクロックのジ
ッタを減少させることが可能となり、変復調の従属的に
続くような場合でも、受信タイミングクロックのジッタ
の蓄積によるデータエラーの確率を大幅に低減させるこ
とができるという効果がある。

【００３１】尚、実施例における分周部の分周比は“８
”に固定することなく、例えば外部から設定できるよう
に構成し、可変にしても良い。

【００３２】本発明は、複数の機器により構成されるシ
ステムに適用しても良いし、１つの機器から成る装置に
適用しても良い。また、システムあるいは装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
ＡＤ変換後のデータ出力タイミング又はＡＤ変換タイミ
ングのジッタを大幅に減少させることが可能となる。

【図面の簡単な説明】

【図１】本実施例におけるＡＤ変換器の構成を示す概略
ブロック図である。

【図２】本実施例におけるＰＬＬ部の詳細な構成を示す
図である。

【図３】一般的な復調システムの構成を示す図である。

【図４】一般的なＡＤ変換器の構成を示す概略ブロック
図である。

【図５】他の実施例におけるＡＤ変換器の構成を示す概
略ブロック図である。

【図６】他の実施例におけるジッタ抑圧部の詳細な構成
を示す図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力アナログデータのＡＤ変換タイミ
   ングを微調整するＡＤ変換器において、入力アナログデ
   ータをＡＤ変換するタイミングを微調整する微調整手段
   と、該微調整手段で微調整された変換タイミングに基づ
   いてＡＤ変換されたデータを出力するタイミングを制御
   する制御手段とを備え、ＡＤ変換されたデータの出力タ
   イミングのジッタ成分を減少させることを特徴とするＡ
   Ｄ変換器。
2. 【請求項２】　　入力アナログデータのＡＤ変換タイミ
   ングを微調整するＡＤ変換器において、入力アナログデ
   ータをＡＤ変換するタイミングを微調整する微調整手段
   と、該微調整手段で微調整された変換タイミングに基づ
   いて前記微調整手段に入力される制御信号を制御する制
   御手段とを備え、ＡＤ変換タイミングのジッタ成分を抑
   圧することを特徴とするＡＤ変換器。