JPH04344938A - 割込発生回路 - Google Patents
割込発生回路Info
- Publication number
- JPH04344938A JPH04344938A JP3118159A JP11815991A JPH04344938A JP H04344938 A JPH04344938 A JP H04344938A JP 3118159 A JP3118159 A JP 3118159A JP 11815991 A JP11815991 A JP 11815991A JP H04344938 A JPH04344938 A JP H04344938A
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- JP
- Japan
- Prior art keywords
- address
- program
- comparison
- instruction
- address data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は割込発生回路に関し、特
にプログラムの検証のために中央処理装置などに設けら
れるデバッグ用の割込発生回路に関する。
にプログラムの検証のために中央処理装置などに設けら
れるデバッグ用の割込発生回路に関する。
【０００２】
【従来の技術】従来、プログラムを検証する場合、外部
装置（コンソール等）からあらかじめ検証に用いる命令
の実行アドレスの１個を設定しておき、プログラムが本
命令を実行したときに割込み信号を発生し、所定の処理
が間違いなく行なわれているかを験している。
装置（コンソール等）からあらかじめ検証に用いる命令
の実行アドレスの１個を設定しておき、プログラムが本
命令を実行したときに割込み信号を発生し、所定の処理
が間違いなく行なわれているかを験している。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
従来のプログラムの検証においては、特定の機能実行中
のある一つの命令に至るまでの通過経路が幾つかあり、
そのうち目的とする通過経路を通ってその命令を実行し
た時に割込ませるのは難かしくプログラムの検証が十分
に出来なかった。
従来のプログラムの検証においては、特定の機能実行中
のある一つの命令に至るまでの通過経路が幾つかあり、
そのうち目的とする通過経路を通ってその命令を実行し
た時に割込ませるのは難かしくプログラムの検証が十分
に出来なかった。
【０００４】
【課題を解決するための手段】本発明の割込発生回路は
、プログラムを格納する制御記憶手段に供給される制御
記憶アドレスデータと比較するための第１および第２の
アドレスデータを格納する第１および第２の比較アドレ
ス格納手段と、前記プログラムの実行ごとに前記制御記
憶アドレスデータと前記第１および前記第２の比較アド
レス格納手段に格納されている前記第１および第２のア
ドレスデータとをそれぞれ比較し一致しているときに一
致検出出力をそれぞれ出力する第１および第２のアドレ
ス一致検出手段と、前記第２のアドレス一致検出手段か
らの前記一致検出出力が入力された後に前記第１のアド
レス一致検出手段からの前記一致検出出力が入力された
とき前記制御記憶アドレスデータを前記制御記憶手段に
供給しかつ前記プログラムを実行する実行制御部に入力
する割込要因信号を発生する割込要因信号生成手段とを
備える。
、プログラムを格納する制御記憶手段に供給される制御
記憶アドレスデータと比較するための第１および第２の
アドレスデータを格納する第１および第２の比較アドレ
ス格納手段と、前記プログラムの実行ごとに前記制御記
憶アドレスデータと前記第１および前記第２の比較アド
レス格納手段に格納されている前記第１および第２のア
ドレスデータとをそれぞれ比較し一致しているときに一
致検出出力をそれぞれ出力する第１および第２のアドレ
ス一致検出手段と、前記第２のアドレス一致検出手段か
らの前記一致検出出力が入力された後に前記第１のアド
レス一致検出手段からの前記一致検出出力が入力された
とき前記制御記憶アドレスデータを前記制御記憶手段に
供給しかつ前記プログラムを実行する実行制御部に入力
する割込要因信号を発生する割込要因信号生成手段とを
備える。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】本発明の一実施例を示す図１を参照すると
、処理装置は制御記憶部１，命令レジスタ２，実行制御
部３，比較アドレスレジスタ４，比較アドレスレジスタ
５，比較回路６，比較回路７および割込要因信号生成回
路８を備えている。また、割込要因信号生成回路８はフ
リップフロップ（Ｆ／Ｆ）８１とアンドゲート８２とを
含んでいる。
、処理装置は制御記憶部１，命令レジスタ２，実行制御
部３，比較アドレスレジスタ４，比較アドレスレジスタ
５，比較回路６，比較回路７および割込要因信号生成回
路８を備えている。また、割込要因信号生成回路８はフ
リップフロップ（Ｆ／Ｆ）８１とアンドゲート８２とを
含んでいる。
【０００７】この構成において、プログラムは制御記憶
部１の中に格納されている。この制御記憶部１の中にあ
りかつライン３１０で指定されるアドレス（制御記憶ア
ドレス）にある命令が読出されて命令レジスタ２に格納
される。命令レジスタ２に読出された命令は実行制御部
３に供給され、ここで命令がデコードされる。実行され
るべき次の命令のアドレスは実行制御部３で生成され、
ライン３１０を介して制御記憶部１に供給される。これ
によって、再び次の命令が命令レジスタ２に読出される
。制御記憶部１に格納された命令はプログラムに従って
次々に読出され実行される。
部１の中に格納されている。この制御記憶部１の中にあ
りかつライン３１０で指定されるアドレス（制御記憶ア
ドレス）にある命令が読出されて命令レジスタ２に格納
される。命令レジスタ２に読出された命令は実行制御部
３に供給され、ここで命令がデコードされる。実行され
るべき次の命令のアドレスは実行制御部３で生成され、
ライン３１０を介して制御記憶部１に供給される。これ
によって、再び次の命令が命令レジスタ２に読出される
。制御記憶部１に格納された命令はプログラムに従って
次々に読出され実行される。
【０００８】さて、本実施例の特有な機能は、例えば図
２において、指定された特定の命令Ｃによるサブルーチ
ンコールが行なわれたときのサブルーチンの実行におい
てのみ、このサブルーチン中の指定された特定の命令Ｓ
が現われた時点で割込みを発生させることである。
２において、指定された特定の命令Ｃによるサブルーチ
ンコールが行なわれたときのサブルーチンの実行におい
てのみ、このサブルーチン中の指定された特定の命令Ｓ
が現われた時点で割込みを発生させることである。
【０００９】このような要求に対して本実施例では以下
のように対処する。プログラムを実際に割込みを発生す
べき命令Ｓの制御記憶部１内における格納アドレスを割
込発生条件アドレスＡＤＳとする。また、上述の命令Ｃ
のようにこの命令を実行するまではたとえ割込発生条件
アドレスＡＤＳが現われても割込みを発生してはならな
いが、この命令が実行された後では、次に最初に現われ
る割込発生条件アドレスＡＤＳで割込みを発生しなけれ
ばならないという条件作りをする命令を通過条件命令と
し、本命令の制御記憶部１内における格納アドレスを通
過条件アドレスＡＤＣとする。このような割込発生条件
アドレスＡＤＳと通過条件アドレスＡＤＣとが与えられ
ると、プログラムを開始するに先だち、まずコンソール
（図示省略）から割込発生条件アドレスＡＤＳをライン
１４０を介して比較アドレスレジスタ４に格納し、また
通過条件アドレスＡＤＣをライン１５０を介して比較ア
ドレスレジスタ５に格納する。さらに、ライン１８０を
介して割込要因信号生成回路８のＦ／Ｆ８１を出力が論
理レベル“０”になるようにリセットし、プログラムを
必要な開始番地から動作させる。
のように対処する。プログラムを実際に割込みを発生す
べき命令Ｓの制御記憶部１内における格納アドレスを割
込発生条件アドレスＡＤＳとする。また、上述の命令Ｃ
のようにこの命令を実行するまではたとえ割込発生条件
アドレスＡＤＳが現われても割込みを発生してはならな
いが、この命令が実行された後では、次に最初に現われ
る割込発生条件アドレスＡＤＳで割込みを発生しなけれ
ばならないという条件作りをする命令を通過条件命令と
し、本命令の制御記憶部１内における格納アドレスを通
過条件アドレスＡＤＣとする。このような割込発生条件
アドレスＡＤＳと通過条件アドレスＡＤＣとが与えられ
ると、プログラムを開始するに先だち、まずコンソール
（図示省略）から割込発生条件アドレスＡＤＳをライン
１４０を介して比較アドレスレジスタ４に格納し、また
通過条件アドレスＡＤＣをライン１５０を介して比較ア
ドレスレジスタ５に格納する。さらに、ライン１８０を
介して割込要因信号生成回路８のＦ／Ｆ８１を出力が論
理レベル“０”になるようにリセットし、プログラムを
必要な開始番地から動作させる。
【００１０】プログラムが図２に示したような構成をと
る場合、最初に命令Ａからサブルーチンコールが行われ
るが、この命令Ａからのサブルーチンコールにおけるサ
ブルーチンの実行において、命令Ｓの制御記憶アドレス
（割込発生条件アドレスＡＤＳ）がライン３１０に現わ
れる。このとき、制御記憶アドレスと比較アドレスレジ
スタ４の内容とが一致するため、比較回路６は一致検出
出力６８０を割込要因信号生成回路８に供給する。しか
し、回路８においては、Ｆ／Ｆ８１がリセットされてい
るため、この一致検出出力６８０はアンドゲート８２を
通過できず、プログラムの進行は何等の影響も受けない
。こうして、プログラムはサブルーチンの実行を終了す
ると、サブルーチンからメインルーチンの命令Ａの次の
命令に戻り、命令Ｂに至って再びサブルーチンコールが
行われる。比較回路６は再び一致検出出力６８０を回路
８に供給するが、上述と同様にプログラムは何等の影響
も受けることなく進行する。再びプログラムはメインル
ーチンに戻り、次に命令Ｃからのサブルーチンコールが
行われるが、このとき命令Ｃの制御記憶アドレス（通過
条件アドレスＡＤＣ）がライン３１０に現われると、比
較アドレスレジスタ５の内容と一致するため、比較回路
７は一致検出出力７８０を割込要因信号生成回路８に供
給する。割込要因信号生成回路８においては、Ｆ／Ｆ８
１が論理レベル“１”にセットされ、アンドゲート８２
をイネーブルする。この結果、命令Ｃからのサブルーチ
ンコールによりサブルーチンが実行され、この実行にお
いて命令Ｓの制御記憶アドレス（割込発生条件アドレス
ＡＤＳ）がライン３１０に現われると、比較回路６は一
致検出出力６８０を割込要因信号生成回路８に供給する
。一致検出出力６８０はそのままアンドゲート８２を通
過し、プログラム割込要因信号８３０として実行制御部
３に供給される。実行制御部３の中でこの割込要因信号
８３０はプログラムの実行に割込むための他の割込要因
信号と論理和合成され、プログラムに割込みを発生する
割込回路（図示省略）に供給される。これにより、デバ
ッグのための割込み発生が可能となる。
る場合、最初に命令Ａからサブルーチンコールが行われ
るが、この命令Ａからのサブルーチンコールにおけるサ
ブルーチンの実行において、命令Ｓの制御記憶アドレス
（割込発生条件アドレスＡＤＳ）がライン３１０に現わ
れる。このとき、制御記憶アドレスと比較アドレスレジ
スタ４の内容とが一致するため、比較回路６は一致検出
出力６８０を割込要因信号生成回路８に供給する。しか
し、回路８においては、Ｆ／Ｆ８１がリセットされてい
るため、この一致検出出力６８０はアンドゲート８２を
通過できず、プログラムの進行は何等の影響も受けない
。こうして、プログラムはサブルーチンの実行を終了す
ると、サブルーチンからメインルーチンの命令Ａの次の
命令に戻り、命令Ｂに至って再びサブルーチンコールが
行われる。比較回路６は再び一致検出出力６８０を回路
８に供給するが、上述と同様にプログラムは何等の影響
も受けることなく進行する。再びプログラムはメインル
ーチンに戻り、次に命令Ｃからのサブルーチンコールが
行われるが、このとき命令Ｃの制御記憶アドレス（通過
条件アドレスＡＤＣ）がライン３１０に現われると、比
較アドレスレジスタ５の内容と一致するため、比較回路
７は一致検出出力７８０を割込要因信号生成回路８に供
給する。割込要因信号生成回路８においては、Ｆ／Ｆ８
１が論理レベル“１”にセットされ、アンドゲート８２
をイネーブルする。この結果、命令Ｃからのサブルーチ
ンコールによりサブルーチンが実行され、この実行にお
いて命令Ｓの制御記憶アドレス（割込発生条件アドレス
ＡＤＳ）がライン３１０に現われると、比較回路６は一
致検出出力６８０を割込要因信号生成回路８に供給する
。一致検出出力６８０はそのままアンドゲート８２を通
過し、プログラム割込要因信号８３０として実行制御部
３に供給される。実行制御部３の中でこの割込要因信号
８３０はプログラムの実行に割込むための他の割込要因
信号と論理和合成され、プログラムに割込みを発生する
割込回路（図示省略）に供給される。これにより、デバ
ッグのための割込み発生が可能となる。
【００１１】以上の動作により、プログラムを希望通り
命令Ｃからコールされたという条件の下に命令Ｓが現わ
れた時点で割込ませることができる。
命令Ｃからコールされたという条件の下に命令Ｓが現わ
れた時点で割込ませることができる。
【００１２】なお、以上の説明において、通過条件アド
レスＡＤＣとして命令Ｃのアドレスを用いたが、上述の
例の場合にはこのかわりにメインルーチンの命令Ｂの次
の命令から命令Ｃまでの間のいずれの命令のアドレスを
用いてもよい。
レスＡＤＣとして命令Ｃのアドレスを用いたが、上述の
例の場合にはこのかわりにメインルーチンの命令Ｂの次
の命令から命令Ｃまでの間のいずれの命令のアドレスを
用いてもよい。
【００１３】また、以上の例では、メインルーチン中の
複数の命令からの同一のサブルーチンをコールする場合
について詳述したが、指定した特定の通過条件アドレス
を通過した後に最初に現われる指定した割込発生アドレ
スを割込みをさせることができるという本実施例の機能
はデバッグに際し、この他の場合にも広く有効に使用で
きる。例えば、図３に示すように、命令Ｃ１〜命令Ｃ５
を含む複数の経路を通ったあとで合流するような構成を
有するプログラムがあり、プログラムがこの中の指定し
た任意の経路を通った場合にだけ合流後の命令Ｓでプロ
グラムに割込む必要があるときにも通過条件アドレスと
してＣ１〜Ｃ５の一つを選択することにより同様に実施
できる。
複数の命令からの同一のサブルーチンをコールする場合
について詳述したが、指定した特定の通過条件アドレス
を通過した後に最初に現われる指定した割込発生アドレ
スを割込みをさせることができるという本実施例の機能
はデバッグに際し、この他の場合にも広く有効に使用で
きる。例えば、図３に示すように、命令Ｃ１〜命令Ｃ５
を含む複数の経路を通ったあとで合流するような構成を
有するプログラムがあり、プログラムがこの中の指定し
た任意の経路を通った場合にだけ合流後の命令Ｓでプロ
グラムに割込む必要があるときにも通過条件アドレスと
してＣ１〜Ｃ５の一つを選択することにより同様に実施
できる。
【００１４】
【発明の効果】以上のように本発明によると、プログラ
ム実行中に割込みが発生して所定の動作が行なわれるこ
とを試験するために、第１および第２のアドレスを指定
し、第２のアドレス（通過条件アドレス）の命令が実行
された後、第１のアドレス（割込発生条件アドレス）の
命令が最初に現われた時点で割込みが発生するようにし
たため、共通の経路に至る複数の経路の検証ができる。 この結果、デバッグの効率化が達成される。
ム実行中に割込みが発生して所定の動作が行なわれるこ
とを試験するために、第１および第２のアドレスを指定
し、第２のアドレス（通過条件アドレス）の命令が実行
された後、第１のアドレス（割込発生条件アドレス）の
命令が最初に現われた時点で割込みが発生するようにし
たため、共通の経路に至る複数の経路の検証ができる。 この結果、デバッグの効率化が達成される。
【図１】本発明の一実施例を示すブロック図である。
【図２】プログラムの流れを説明するための図である。
【図３】プログラムの流れを説明するための図である。
１ 制御記憶部
２ 命令レジスタ
３ 実行制御部
４ 比較アドレスレジスタ
５ 比較アドレスレジスタ
６ 比較回路
７ 比較回路
８ 割込要因信号生成回路
８１ フリップフロップ（Ｆ／Ｆ）８２
アンドゲート
アンドゲート
Claims (1)
- 【請求項１】 プログラムを格納する制御記憶手段に
供給される制御記憶アドレスデータと比較するための第
１および第２のアドレスデータを格納する第１および第
２の比較アドレス格納手段と、前記プログラムの実行ご
とに前記制御記憶アドレスデータと前記第１および前記
第２の比較アドレス格納手段に格納されている前記第１
および第２のアドレスデータとをそれぞれ比較し一致し
ているときに一致検出出力をそれぞれ出力する第１およ
び第２のアドレス一致検出手段と、前記第２のアドレス
一致検出手段からの前記一致検出出力が入力された後に
前記第１のアドレス一致検出手段からの前記一致検出出
力が入力されたとき前記制御記憶アドレスデータを前記
制御記憶手段に供給しかつ前記プログラムを実行する実
行制御部に入力する割込要因信号を発生する割込要因信
号生成手段とを備えることを特徴とする割込発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118159A JPH04344938A (ja) | 1991-05-23 | 1991-05-23 | 割込発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118159A JPH04344938A (ja) | 1991-05-23 | 1991-05-23 | 割込発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344938A true JPH04344938A (ja) | 1992-12-01 |
Family
ID=14729567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118159A Pending JPH04344938A (ja) | 1991-05-23 | 1991-05-23 | 割込発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191876A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | プログラム試験装置とその使用方法 |
-
1991
- 1991-05-23 JP JP3118159A patent/JPH04344938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191876A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | プログラム試験装置とその使用方法 |
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