JPH04344945A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH04344945A JPH04344945A JP3117374A JP11737491A JPH04344945A JP H04344945 A JPH04344945 A JP H04344945A JP 3117374 A JP3117374 A JP 3117374A JP 11737491 A JP11737491 A JP 11737491A JP H04344945 A JPH04344945 A JP H04344945A
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- JP
- Japan
- Prior art keywords
- error
- instruction
- free
- data processing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、複数の構成要素から
成るデータ処理装置に関し、特にある特定の命令実行中
は各構成要素に発生したエラーを検知しないように制御
して、装置の障害の発見、修正を容易にするデータ処理
装置に関するものである。
成るデータ処理装置に関し、特にある特定の命令実行中
は各構成要素に発生したエラーを検知しないように制御
して、装置の障害の発見、修正を容易にするデータ処理
装置に関するものである。
【０００２】
【従来の技術】図４は、従来のデータ処理装置における
エラー検知制御回路を示すブロック図であり、図におい
て、７はデータ処理装置をエラーフリー状態で動作させ
るためのエラーフリーラッチ、８はエラーフリーラッチ
７からの出力信号であるエラーフリーモード信号、１１
はデータ「１０」〜「１３」のパリティ、１２はエラー
検出回路、１３はエラー検出回路１２からの出力である
エラー検出信号、１５はデータ処理装置の構成要素にエ
ラーが発生したことを示すエラー信号、１６はインバー
タである。
エラー検知制御回路を示すブロック図であり、図におい
て、７はデータ処理装置をエラーフリー状態で動作させ
るためのエラーフリーラッチ、８はエラーフリーラッチ
７からの出力信号であるエラーフリーモード信号、１１
はデータ「１０」〜「１３」のパリティ、１２はエラー
検出回路、１３はエラー検出回路１２からの出力である
エラー検出信号、１５はデータ処理装置の構成要素にエ
ラーが発生したことを示すエラー信号、１６はインバー
タである。
【０００３】次に動作について説明する。データ処理装
置の試験の初期段階等においては、装置内で発生したエ
ラーを検出しないで動作させることが必要となる。その
際にはエラーフリーラッチ７をセットすることにより、
エラーフリーモード信号８を有意にする。
置の試験の初期段階等においては、装置内で発生したエ
ラーを検出しないで動作させることが必要となる。その
際にはエラーフリーラッチ７をセットすることにより、
エラーフリーモード信号８を有意にする。
【０００４】この状態においては、データ処理装置内に
おける構成要素の出力データ「１０」〜「１３」のパリ
ティ１１が正しい値ではなく、エラー検出信号１３が有
意になったとしてもエラーフリーモード信号８が有意で
あるためエラー信号１５は有意にならずエラーは検出さ
れない。従って、エラーフリーモード信号８を有意にし
た状態においてはパリティエラー等のエラーが発生した
場合でもデータ処理装置における各構成要素の動作確認
を行うことができる。
おける構成要素の出力データ「１０」〜「１３」のパリ
ティ１１が正しい値ではなく、エラー検出信号１３が有
意になったとしてもエラーフリーモード信号８が有意で
あるためエラー信号１５は有意にならずエラーは検出さ
れない。従って、エラーフリーモード信号８を有意にし
た状態においてはパリティエラー等のエラーが発生した
場合でもデータ処理装置における各構成要素の動作確認
を行うことができる。
【０００５】
【発明が解決しようとする課題】従来のデータ処理装置
におけるエラー検出制御回路は以上のように構成されて
いたので、エラーフリー状態を細かく制御することがで
きず、常に装置をエラーフリー状態に保持しておかなく
てはならなかったため、特定命令による障害の発見、解
析を効率よく実行することができないという問題点があ
った。
におけるエラー検出制御回路は以上のように構成されて
いたので、エラーフリー状態を細かく制御することがで
きず、常に装置をエラーフリー状態に保持しておかなく
てはならなかったため、特定命令による障害の発見、解
析を効率よく実行することができないという問題点があ
った。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、常時エラーフリー状態に保持し
ておくための信号に加え、特定命令の実行中のみエラー
フリー状態にしておくことを可能にし、命令に対応した
きめ細かなエラーフリー状態の制御を実行して特定命令
による障害の発見、解析を効率よく実行することができ
るデータ処理装置を得ることを目的とする。
ためになされたもので、常時エラーフリー状態に保持し
ておくための信号に加え、特定命令の実行中のみエラー
フリー状態にしておくことを可能にし、命令に対応した
きめ細かなエラーフリー状態の制御を実行して特定命令
による障害の発見、解析を効率よく実行することができ
るデータ処理装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るデータ処
理装置は、複数の構成要素から成るデータ処理装置にお
いて、命令実行中はエラーの検出を行わないように特定
の命令を指定するエラーフリー命令指定レジスタと、現
在実行中の命令を保持するための命令レジスタと、前記
エラーフリー命令指定レジスタの内容と前記命令レジス
タの命令コード部分を比較する比較手段とを備え、前記
エラーフリー命令指定レジスタの内容と前記命令レジス
タの命令コード部分が一致している期間は前記データ処
理装置内の構成要素において発生したエラーを検知しな
いように制御するものである。
理装置は、複数の構成要素から成るデータ処理装置にお
いて、命令実行中はエラーの検出を行わないように特定
の命令を指定するエラーフリー命令指定レジスタと、現
在実行中の命令を保持するための命令レジスタと、前記
エラーフリー命令指定レジスタの内容と前記命令レジス
タの命令コード部分を比較する比較手段とを備え、前記
エラーフリー命令指定レジスタの内容と前記命令レジス
タの命令コード部分が一致している期間は前記データ処
理装置内の構成要素において発生したエラーを検知しな
いように制御するものである。
【０００８】また、この発明に係るデータ処理装置は、
エラー検知を実行しない命令を指定するエラーフリー命
令指定レジスタを複数個具備し、前記複数のエラーフリ
ー命令指定レジスタで指定される複数の命令実行中は、
エラーを検知しないように制御するものである。
エラー検知を実行しない命令を指定するエラーフリー命
令指定レジスタを複数個具備し、前記複数のエラーフリ
ー命令指定レジスタで指定される複数の命令実行中は、
エラーを検知しないように制御するものである。
【０００９】
【作用】この発明におけるデータ処理装置は、特定命令
実行時にエラーフリー状態にしておくことが可能となり
、特定命令により動作する構成要素の障害を回避して、
装置の動作確認を行うことが可能となる。また、特定命
令による障害箇所が明確になるため、障害の発見、修正
を短期間で行うことができる。
実行時にエラーフリー状態にしておくことが可能となり
、特定命令により動作する構成要素の障害を回避して、
装置の動作確認を行うことが可能となる。また、特定命
令による障害箇所が明確になるため、障害の発見、修正
を短期間で行うことができる。
【００１０】また、エラーフリー状態で動作する命令を
複数指定できるため、更にきめ細かなエラー制御が可能
となる。
複数指定できるため、更にきめ細かなエラー制御が可能
となる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明によるデータ処理装置の実施例を
示すブロック図である。図中、１はエラーフリー状態で
動作させる命令を指定するためのエラーフリー命令指定
レジスタ、２はデータバス、３はデータバス２によって
転送される命令を取り込むインストラクションレジスタ
（ＩＲ）、４は命令開始信号、５はエラーフリー命令指
定レジスタ１の内容とインストラクションレジスタ３の
命令コード部分を比較する比較回路、６はエラーフリー
命令指定レジスタ１とインストラクションレジスタ３の
命令コードが等しいときに有意となる特定命令エラーフ
リー信号である。
する。図１はこの発明によるデータ処理装置の実施例を
示すブロック図である。図中、１はエラーフリー状態で
動作させる命令を指定するためのエラーフリー命令指定
レジスタ、２はデータバス、３はデータバス２によって
転送される命令を取り込むインストラクションレジスタ
（ＩＲ）、４は命令開始信号、５はエラーフリー命令指
定レジスタ１の内容とインストラクションレジスタ３の
命令コード部分を比較する比較回路、６はエラーフリー
命令指定レジスタ１とインストラクションレジスタ３の
命令コードが等しいときに有意となる特定命令エラーフ
リー信号である。
【００１２】また、７は常時データ処理装置をエラーフ
リー状態で動作させるためのエラーフリーラッチ、８は
エラーフリーラッチ７からの出力であるエラーフリーモ
ード信号、９はオアゲート、１０はエラーフリー状態で
あることを示すエラーフリー信号、１１はデータ「１０
」〜「１３」のパリティ、１２はエラー検出回路、１３
はエラー検出回路１２からの出力であるエラー検出信号
、１４はノアゲート、１５はエラー信号、１６はインバ
ータ、１７はアンドゲート、１８はクロックＴ０ であ
る。
リー状態で動作させるためのエラーフリーラッチ、８は
エラーフリーラッチ７からの出力であるエラーフリーモ
ード信号、９はオアゲート、１０はエラーフリー状態で
あることを示すエラーフリー信号、１１はデータ「１０
」〜「１３」のパリティ、１２はエラー検出回路、１３
はエラー検出回路１２からの出力であるエラー検出信号
、１４はノアゲート、１５はエラー信号、１６はインバ
ータ、１７はアンドゲート、１８はクロックＴ０ であ
る。
【００１３】次に動作について説明する。図２は図１に
示したデータ処理装置の動作を示すタイミングチャート
である。図１における装置は２相のクロックＴ０ ，Ｔ
１ により動作する。但し、クロックＴ１ は特に用い
られていない。
示したデータ処理装置の動作を示すタイミングチャート
である。図１における装置は２相のクロックＴ０ ，Ｔ
１ により動作する。但し、クロックＴ１ は特に用い
られていない。
【００１４】まず、命令開始信号４が有意であり、且つ
、クロックＴ０ １８のタイミングでデータバス２上の
データがインストラクションレジスタ３へ取り込まれる
。インストラクションレジスタ３に取り込まれたデータ
が実行される命令である。予め、エラーフリー命令指定
レジスタ１に格納された命令コードと、インストラクシ
ョンレジスタ３の命令コード部分が比較回路５へ入力さ
れ、前記両レジスタ内の命令コードが一致している場合
は比較回路５からの出力である特定命令エラーフリー信
号６が一命令期間中有意となる。
、クロックＴ０ １８のタイミングでデータバス２上の
データがインストラクションレジスタ３へ取り込まれる
。インストラクションレジスタ３に取り込まれたデータ
が実行される命令である。予め、エラーフリー命令指定
レジスタ１に格納された命令コードと、インストラクシ
ョンレジスタ３の命令コード部分が比較回路５へ入力さ
れ、前記両レジスタ内の命令コードが一致している場合
は比較回路５からの出力である特定命令エラーフリー信
号６が一命令期間中有意となる。
【００１５】この特定命令エラーフリー信号６或いはエ
ラーフリーラッチ７にセットされたエラーフリーモード
信号８が有意の期間はエラーフリー信号１０が有意とな
る。データ「１０」〜「１３」のパリティ１１が不正で
あり、エラー検出信号１３が有意であっても、エラーフ
リー信号１０が有意である期間はエラー信号１５が有意
とはならず、エラーは検知されない。
ラーフリーラッチ７にセットされたエラーフリーモード
信号８が有意の期間はエラーフリー信号１０が有意とな
る。データ「１０」〜「１３」のパリティ１１が不正で
あり、エラー検出信号１３が有意であっても、エラーフ
リー信号１０が有意である期間はエラー信号１５が有意
とはならず、エラーは検知されない。
【００１６】次に、図３に示した第２の発明における一
実施例を説明する。図において２１，２２，２３は複数
の命令を指定するために付加されたエラーフリー命令指
定レジスタであり、これらは任意の個数付加することが
できる。
実施例を説明する。図において２１，２２，２３は複数
の命令を指定するために付加されたエラーフリー命令指
定レジスタであり、これらは任意の個数付加することが
できる。
【００１７】次に動作について説明する。比較回路５へ
の入力はエラーフリー命令指定レジスタＡ２１及びイン
ストラクションレジスタ３に加え、エラーフリー命令指
定レジスタＢ２２、エラーフリー命令指定レジスタＣ２
３となっている。これら複数のエラーフリー命令指定レ
ジスタの値及びインストラクションレジスタ３の命令コ
ード部分が比較回路５へ入力されインストラクションレ
ジスタ３の命令コードと複数のエラーフリー命令指定レ
ジスタの値のどれかが一致した場合は特定命令エラーフ
リー信号６が有意となりエラーは検出されない。
の入力はエラーフリー命令指定レジスタＡ２１及びイン
ストラクションレジスタ３に加え、エラーフリー命令指
定レジスタＢ２２、エラーフリー命令指定レジスタＣ２
３となっている。これら複数のエラーフリー命令指定レ
ジスタの値及びインストラクションレジスタ３の命令コ
ード部分が比較回路５へ入力されインストラクションレ
ジスタ３の命令コードと複数のエラーフリー命令指定レ
ジスタの値のどれかが一致した場合は特定命令エラーフ
リー信号６が有意となりエラーは検出されない。
【００１８】本発明においては、エラーフリー命令指定
レジスタ１の内容と実行中の命令コードを比較しエラー
フリーの状態を設定したが、比較回路５への入力を変え
ることにより他の条件成立時にエラーフリー状態を設定
することもできる。例えば、指定された範囲のアドレス
実行中の場合や、指定されたマシンサイクルの期間にお
いてエラーフリー状態にすることが可能となる。
レジスタ１の内容と実行中の命令コードを比較しエラー
フリーの状態を設定したが、比較回路５への入力を変え
ることにより他の条件成立時にエラーフリー状態を設定
することもできる。例えば、指定された範囲のアドレス
実行中の場合や、指定されたマシンサイクルの期間にお
いてエラーフリー状態にすることが可能となる。
【００１９】
【発明の効果】以上のように、この発明によれば、ある
特定命令実行中のみエラーフリー状態にすることが可能
であり、特定命令によって動作するデータ処理装置内の
特定構成要素の障害を回避し、装置全体の動作確認を実
行することができる。
特定命令実行中のみエラーフリー状態にすることが可能
であり、特定命令によって動作するデータ処理装置内の
特定構成要素の障害を回避し、装置全体の動作確認を実
行することができる。
【００２０】また、更にきめ細かなエラーフリー制御を
行うことができ、障害箇所の発見、解析、修正を短期間
で効率よく実行することができる。
行うことができ、障害箇所の発見、解析、修正を短期間
で効率よく実行することができる。
【図１】この発明によるデータ処理装置の一実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示したデータ処理装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】この発明による第２のデータ処理装置の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図４】従来のデータ処理装置の構成を示すブロック図
である。
である。
１ エラーフリー命令指定レジスタ
３ インストラクションレジスタ
５ 比較回路
７ エラーフリーラッチ
１２ エラー検出回路
Claims (2)
- 【請求項１】 複数の構成要素から成るデータ処理装
置において、命令実行中はエラーの検出を行わないよう
に特定の命令を指定するエラーフリー命令指定レジスタ
と、現在実行中の命令を保持するための命令レジスタと
、前記エラーフリー命令指定レジスタの内容と前記命令
レジスタの命令コード部分を比較する比較手段とを備え
、前記エラーフリー命令指定レジスタの内容と前記命令
レジスタの命令コード部分が一致している期間は前記デ
ータ処理装置内の構成要素において発生したエラーを検
知しないように制御することを特徴とするデータ処理装
置。 - 【請求項２】 前記エラー検知を実行しない命令を指
定するエラーフリー命令指定レジスタを複数個具備し、
前記複数のエラーフリー命令指定レジスタで指定される
複数の命令の実行中は、エラーを検知しないように制御
することを特徴とする前記請求項１記載のデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117374A JPH04344945A (ja) | 1991-05-22 | 1991-05-22 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117374A JPH04344945A (ja) | 1991-05-22 | 1991-05-22 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344945A true JPH04344945A (ja) | 1992-12-01 |
Family
ID=14710073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117374A Pending JPH04344945A (ja) | 1991-05-22 | 1991-05-22 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344945A (ja) |
-
1991
- 1991-05-22 JP JP3117374A patent/JPH04344945A/ja active Pending
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