JPH04344957A - キャッシュ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はキャッシュ装置に関し、特にワー
ドの任意のアドレスからデータを読出せる情報処理装置
に用いられるキャッシュ装置に関する。

【０００２】

【従来技術】従来のキャッシュ装置について図面を参照
して説明する。図２は４個のコンパートメントを有しか
つ、データ読出し幅が４バイトの従来のキャッシュ装置
のブロック図である。

【０００３】図において、ヒット判定回路１０は、図示
せぬ演算装置から送出された読出すべきデータのワード
アドレス１０１　を用いてキャッシュのデータアレイ（
ＤＡ）１９〜２２内に当該ワードが格納されているか否
かを判定するヒット判定回路である。

【０００４】アドレスアレイ（ＡＡ）１１〜１４はキャ
ッシュデータアレイ１９〜２２に格納されているワード
アドレスの上位部分を格納したメモリであり、データ読
出し幅のバイト数と同数（本例では４つ）のコンパート
メント１１〜１４からなる。

【０００５】比較回路１５〜１８はアドレスアレイの各
コンパートメント１１〜１４に夫々対応して設けられ、
各コンパートメントの対応出力１０６　〜１０９　とワ
ードアドレス１０１　の上位部分１０２　とを比較する
。

【０００６】データアレイ１９〜２２はアドレスアレイ
１１〜１４の各コンパートメントと対応して設けられて
おり、本例では４つのコンパートメントからなり、図示
せぬ主記記憶装置のデータワードの写しを一部保持する
メモリである。

【０００７】セレクタ５３はヒット判定回路１０による
指示１２９　に応じてデータアレイ１９〜２２のどのコ
ンパートメント出力を選択して出力データ１２７　とし
て導出するかを決定する選択回路である。

【０００８】演算装置から送られてきた、読出すべきデ
ータのワードアドレス１０１　の中位部分１０３　でア
ドレスアレイの各コンパートメント１１〜１４を読出す
。同時に、ワードアドレス１０１　の中位部分１０３　
と下位部分１０４　とを結合した値１０５　でデータア
レイの各コンパートメント１９〜２２中の１ワードのデ
ータ１１４　〜１１７　を読出す。アドレスアレイコン
パートメント１１〜１４の出力１０６　〜１０９は夫々
比較回路１５〜１８によってワードアドレス１０１　の
上位部分１０２　と比較される。

【０００９】ヒット判定回路１０は比較回路１５〜１８
の比較結果１１０　〜１１３　を入力し、もしアドレス
アレイコンパートメント１１の出力が一致していれば、
データアレイコンパートメント１９を選択するように、
同様に、アドレスアレイコンパートメント１２〜１４の
出力が夫々一致していれば、各々データアレイコンパー
トメント２０〜２２を夫々選択するように、出力データ
選択回路５３に対してデータ選択信号１２９　を送る。 そして出力データ選択回路５３の出力１２７　は演算装
置に送られる。

【００１０】もし、アドレスアレイコンパートメント１
１〜１４のいずれも一致していなければ、ヒット判定回
路３０は主記憶装置にデータ読出し要求１２８を送る。 主記憶装置から読出しデータ１１８　が送られてくると
、予め決められた置換コンパートメント決定方式（例え
ばＬＲＵ方式）によって決定されたコンパートメント、
例えばデータアレイコンパートメント１９に対して、デ
ータ行列更新指示１２３　を送り読出しデータ１１８　
を格納させる。 同時に、対応するアドレスアレイのコンパートメント１
１に対して、アドレス行列更新指示１１９　を送り、ワ
ードアドレス１０１　の上位部分１０２を格納させる。

【００１１】このキャッシュ装置を用いて演算装置が図
４に示すように格納されているデータを読出す場合につ
いて、具体的に説明する。１００　（Ｈ）番地（Ｈは１
６進を示す）からの４バイトデータを読出す場合は、演
算装置はワードアドレス１０１　として、“１００　（
Ｈ）”を与え、出力選択回路出力１２７　として、“０
０１１２２３３（Ｈ）”を受取り、そのまま演算に使用
する。

【００１２】１０６　（Ｈ）番地からの４バイトデータ
を読出す場合は、演算装置はワードアドレス１０１　と
して、最初に“１０４　（Ｈ）”を与え、出力選択回路
出力１２７　として、まず４バイトデータ“４４５５６
６７７（Ｈ）”を受取る。 続いて、アドレス“１０８　（Ｈ）”を与え、出力選択
回路出力１２７　として、こんどは４バイトデータ“８
８９９ＡＡＢＢ（Ｈ）”を受取る。そして、合計８バイ
トのデータから、演算装置内のデータ整列回路によって
、必要な４バイトデータ“６６７７８８９９（Ｈ）”を
作出し、演算に使用する。

【００１３】上述した従来のキャッシュ装置は、読出し
がワード単位であるため、読出すべきデータがワード間
にまたがる場合、２回のキャッシュアクセスが必要であ
るという欠点がある。

【００１４】

【発明の目的】本発明の目的は、読出すべきデータがワ
ード間にまたがる場合でも、単に１回のキャッシュアク
セスのみでデータ読出しが可能なキャッシュ装置を提供
することである。

【００１５】

【発明の構成】本発明によるキャッシュ装置は、データ
読出し幅のバイト数と同数のデータコンパートメントを
有し、各バイト単位に独立したアドレスによりアクセス
可能なデータ行列と、オペランド左端アドレス中のワー
ド内アドレスとオペランド長とから、必要とされるオペ
ランドデータの各バイトが前記データ行列中の前記左端
アドレスが指すワードに存在するか、その次のワードに
存在するかを判定するデータワード位置判定手段と、前
記データワード位置判定手段により判定された各バイト
毎のワード位置が左端アドレスの場合には“０”を、次
ワードである場合にはデータ読出し幅を夫々出力する加
算データ変更手段と、前記オペランド左端アドレスと各
バイト毎の前記加算データ変更手段の出力とを加算する
アドレス加算手段と、この加算出力を前記データ行列の
各バイト毎のアドレスとして供給する手段とを含むこと
を特徴とする。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は本発明の一実施例である、データ読
出し幅４バイト、コンパートメント数４のキャッシュ装
置を示す図であり、図２と同等部分は同一符号により示
している。

【００１８】本実施例では、図２の例と同様に４個のコ
ンパートメントを有しかつデータ読出し幅が４バイトの
例を示す。データアレイは各バイト単位に独立したアド
レスによりアクセス可能な構成となっており、各コンパ
ートメントの第１バイトのデータアレイ１９−１，２０
−１，２１−１，２２−１がアドレス加算回路３２の出
力２３３　によりアクセスされる。

【００１９】各コンパートメントの第２バイトのデータ
アレイ１９−２，２０−２，２１−２，２２−２がアド
レス加算回路３３の出力２３４　によりアクセスされる
。また、各コンパートメントの第３バイトのデータアレ
イ１９−３，２０−３，２１−３，２２−３がアドレス
加算回路３４の出力２３５　によりアクセスされる。更
に、各コンパートメントの第４バイトのデータアレイ１
９−４，２０−４，２１−４，２２−４がアドレス加算
回路３５の出力２３６　によりアクセスされる。

【００２０】演算装置から送られてきた、読出すべきデ
ータのワードアドレス１０１　の中位部分１０３　でア
ドレスアレイの各コンパートメント１１〜１４を読出す
。そして、アドレスアレイコンパートメント１１〜１４
の出力１０６　〜１０９　は夫々比較回路１５〜１８に
よってワードアドレス１０１　の上位部分１０２　と比
較される。

【００２１】データワード位置判定回路２７は演算装置
から送られてきた、ワード内アドレス２２２　とオペラ
ンド長２２３　とから、必要なオペランドデータの各バ
イトが、データアレイ中の左端アドレスが指すワードに
あるか、あるいは、その次のワードにあるかを判定し、
各バイト毎の判定結果をデータアレイアドレス選択信号
２２５　〜２２８　として出力する。

【００２２】各バイト対応の加算データ変更回路２８〜
３１は、データアレイアドレス選択信号２２５　〜２２
８　がデータアレイ中の左端アドレスが指すワードを示
していれば“０”を、その次のワードを示していればデ
ータ読出し幅２２４　を夫々選択してアドレス加算回路
３２〜３５に夫々与える。

【００２３】アドレス加算回路３２〜３５は夫々ワード
アドレス１０１　の中位部分１０３　と下位部分１０４
　とを結合した値１０５　と、加算データ変更回路２８
〜３１の各出力２２９　〜２３２　とを加算し、データ
アレイの各コンパートメント１９−１〜４、２０−１〜
４、２１−１〜４、２２−１〜４にアドレスとして与え
る。

【００２４】ヒット判定回路１０は比較回路１５〜１８
の比較結果１１０　〜１１３　を入力し、もし、アドレ
スアレイコンパートメント１１の出力が一致していれば
、データアレイコンパートメント１９−１〜４を選択す
るように、同様に、アドレスアレイコンパートメント１
２〜１４の出力が夫々一致していれば、各々データアレ
イコンパートメント２０−１〜４、２１−１〜４、２２
−１〜４を夫々選択するように、各バイト対応の出力デ
ータ選択回路２３〜２６に対してデータ選択信号１２９
　を送る。 そして出力データ選択回路２３〜２６の出力をまとめた
４バイトデータ２２１　は演算装置に送られる。

【００２５】もし、アドレスアレイコンパートメント１
１〜１４のいずれも一致していなければ、ヒット判定回
路１０は主記憶装置にデータ読出し要求１２８を送る。

【００２６】主記憶装置から読出しデータ１１８　が送
られてくると、予め決められた置換コンパートメント決
定方式（例えばＬＲＵ方式）によって決定されたコンパ
ートメント、例えばデータアレイコンパートメント１９
−１〜４に対して、バイト対応のデータアレイ更新指示
１２３　〜１２６　を送り読出しデータ１１８　をバイ
ト対応に格納させる。同時に、対応するアドレスアレイ
のコンパートメント１１に対して、アドレスアレイ更新
指示１１９　を送り、ワードアドレス１０１　の上位部
分１０２　を格納させる。

【００２７】図３は図１中のデータ位置判定回路２７の
一構成例を示す図である。図において、６０、６１、６
２は２つの２ビットデータを加算したときの桁上げ検出
回路、６３は選択回路、６４、６５はアンド回路、６６
はバッファ回路である。

【００２８】また、オペランド長２２３　は“０”の時
２バイト、“１”の時４バイトを夫々示し、データアレ
イアドレス選択信号２２５　〜２２８は、夫々“０”の
時データアレイ中の左端アドレスが指すワード、“１”
の時その次のワードを示すものとする。

【００２９】桁上げ検出回路６０はワード内アドレス２
２２　と、固定値“１１”とを入力とするので、ワード
内アドレス２２２　が“０１”、“１０”、“１１”の
時に“１”を出力する。桁上げ検出回路６１はワード内
アドレス２２２　と固定値“１０”とを入力とするので
、ワード内アドレス２２２が“１０”、“１１”の時に
、“１”を出力する。桁上げ検出回路６２はワード内ア
ドレス２２２　と固定値“０１”とを入力とするので、
ワード内アドレス２２２　が“１１”の時に、“１”を
出力する。

【００３０】選択回路６３は、オペランド長２２３　が
“０”の時、桁上げ検出回路６２の出力３０７　を、“
１”の時、桁上げ検出回路６０の出力３０５　を夫々選
択し、データアレイアドレス選択信号２２５　として出
力する。

【００３１】アンド回路６４、６５はオペランド長２２
３　が“０”の時に、データアレイアドレス選択信号２
２６　、２２７　を“０”にマスクする。バッファ回路
６６は固定値“０”をデータアレイアドレス選択信号２
２８　として出力する。

【００３２】従って、データ位置判定回路２７は、オペ
ランド長２２３　が２バイトを示すときは、ワード内ア
ドレス２２２　が“１１”の時のみ、データアレイアド
レス選択信号２２５　〜２２８　を夫々“１”、“０”
、“０”、“０”とし、それ以外では、すべて“０”と
する。オペランド長２２３　が４バイトを示すときは、
ワード内アドレス２２２　が“００”の時に、データア
レイアドレス選択信号２２５　〜２２８　は“０”、“
０”、“０”、“０”、ワード内アドレス２２２　が“
０１”の時に、“１”、“０”、“０”、“０”、ワー
ド内アドレス２２２　が“１０”の時に、“１”、“１
”、“０”、“０”、ワード内アドレス２２２　が“１
１”の時に、“１”、“１”、“１”、“０”になる。

【００３３】このキャッシュ装置を用いて演算装置が図
４に示すように格納されているデータを読出す場合を例
にとって説明する。１００　（Ｈ）番地からの４バイト
データを読出す場合は、演算装置はワードアドレス１０
１　として“１００　（Ｈ）”、ワード内アドレス２２
２　として“００（Ｂ）”（（Ｂ）は２進数を示す）を
、オペランド長２２３　として４を示す“ＷＱ１”を夫
々与える。

【００３４】このときデータ位置判定回路２７の出力２
２５　〜２２８　は“０”、“０”、“０”、“０”と
なり、よって読出しデータの全バイトがデータアレイ中
の左端ワードが示すワードにあると判定される。

【００３５】従って、加算データ変更回路２８〜３１は
全て“０”を出力するので、アドレス加算回路３２〜３
５は全ワードアドレスの中位ビット１０３　と下位ビッ
ト１０４　との結合ビット１０５　を出力してデータア
レイの各コンパートメントの第１〜第４バイトのアドレ
スとするのである。よって、１００　番地の“００１１
２２３３（Ｈ）”がデータ２２１　として読出されるこ
とになる。

【００３６】１０６　番地からの４バイトデータを読出
す場合には、演算装置はワードアドレス１０１　として
“１０４　（Ｈ）”を、ワード内アドレスとして“１０
（Ｂ）”を、オペランド長として“ＷＱ１”を夫々与え
る。

【００３７】このとき、データ位置判定回路２７の出力
２２５　〜２２８は“１”、“１”、“０”、“０”と
なり、よって、読出しデータの第３、第４バイトがデー
タアレイの中の左端アドレスが指すワードにあり、第１
、第２バイトがその次のワードにあると判定される。

【００３８】従って、第３、第４バイトに対応した加算
データ変更回路３０，３１は“０”を出力し、よってア
ドレス加算回路３４，３５は結合ビット１０５を選択し
てデータアレイの各コンパートメントの第３、第４バイ
トのアドレスとする。第１、第２バイトに対応した加算
データ変更回路２８，２９の出力である結合ビット１０
５とデータ読出し幅４バイトとの加算出力２３３　，２
３４　（次のワードアドレス）を選択してデータアレイ
の各コンパートメントの第１，２バイトのアドレスとす
る。よって、４バイトのデータ２２１　として“８８９
９６６７７（Ｈ）”が導出され、演算装置内のデータ整
列回路により必要な４バイトデータ“６６７７８８９９
（Ｈ）”が生成されることになる。

【００３９】また、１０６　番地からの２バイトデータ
を読出す場合には、演算装置はワードアドレス１０１　
として“１０４　（Ｈ）”を、ワード内アドレス２２２
　として“１０（Ｂ）”を、オペランド長２２３　とし
て“０”を夫々与える。

【００４０】このとき、データ位置判定回路２７は、読
出しデータの全バイトがデータアレイ中の左端アドレス
が指すワードにあると判定するので、出力選択回路出力
１２７として、４バイトデータ“４４５５６６７７（Ｈ
）”を受取り、演算装置内のデータ整列回路によって、
必要な２バイトデータ“６６７７（Ｈ）”を作出し、演
算に使用するのである。

【００４１】

【発明の効果】以上説明したように本発明は、オペラン
ド左端アドレス中のワード内アドレスとオペランド長と
から、読出しデータの各バイトがデータアレイ中の左端
アドレスが指すワードにあるか、あるいはその次のワー
ドにあるかを判定し、その結果に応じてデータアレイに
与えるアドレスをバイト単位に変えることで、読出すべ
きデータがワード間にまたがる場合でも、キャッシュア
クセスが１回で済むという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】従来のキャッシュ装置を示すブロック図である
。

【図３】図１のワード位置判定回路２７の具体例を示す
回路図である。

【図４】読出しデータの一例を示す図である。

【符号の説明】

１０　　ヒット判定回路 １１〜１４　　アドレスアレイ １５〜１８　　比較回路 １９〜２２　　データアレイ ２７　　ワード位置判定回路 ２８〜３１　　加算データ変更回路 ３２〜３５　　アドレス加算回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データ読出し幅のバイト数と同数のデ
   ータコンパートメントを有し、各バイト単位に独立した
   アドレスによりアクセス可能なデータ行列と、オペラン
   ド左端アドレス中のワード内アドレスとオペランド長と
   から、必要とされるオペランドデータの各バイトが前記
   データ行列中の前記左端アドレスが指すワードに存在す
   るか、その次のワードに存在するかを判定するデータワ
   ード位置判定手段と、前記データワード位置判定手段に
   より判定された各バイト毎のワード位置が左端アドレス
   の場合には“０”を、次ワードである場合にはデータ読
   出し幅を夫々出力する加算データ変更手段と、前記オペ
   ランド左端アドレスと各バイト毎の前記加算データ変更
   手段の出力とを加算するアドレス加算手段と、この加算
   出力を前記データ行列の各バイト毎のアドレスとして供
   給する手段とを含むことを特徴とするキャッシュ装置。