JPH04344968A - マルチプロセッサにおける高速同報通信方式 - Google Patents
マルチプロセッサにおける高速同報通信方式Info
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- JPH04344968A JPH04344968A JP11738791A JP11738791A JPH04344968A JP H04344968 A JPH04344968 A JP H04344968A JP 11738791 A JP11738791 A JP 11738791A JP 11738791 A JP11738791 A JP 11738791A JP H04344968 A JPH04344968 A JP H04344968A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおける同報通信方式に関し、特にスレーブプロセ
ッサの数に無関係に一定速度で、高速に同報通信を行う
ことができる、マルチプロセッサにおける高速同報通信
方式に関するものである。
テムにおける同報通信方式に関し、特にスレーブプロセ
ッサの数に無関係に一定速度で、高速に同報通信を行う
ことができる、マルチプロセッサにおける高速同報通信
方式に関するものである。
【０００２】マルチプロセッサシステムは、大量のデー
タを高速に処理するために用いられるものである。マル
チプロセッサシステムにおいては、マスタプロセッサか
ら複数のスレーブプロセッサに対して、同一のデータを
送信することが必要になる場合があり、このような場合
に同報通信方式が用いられる。
タを高速に処理するために用いられるものである。マル
チプロセッサシステムにおいては、マスタプロセッサか
ら複数のスレーブプロセッサに対して、同一のデータを
送信することが必要になる場合があり、このような場合
に同報通信方式が用いられる。
【０００３】マルチプロセッサにおける同報通信方式は
、スレーブプロセッサの数に影響されずに、常に一定の
速度で、高速に行い得ることが要望される。
、スレーブプロセッサの数に影響されずに、常に一定の
速度で、高速に行い得ることが要望される。
【０００４】
【従来の技術】図６は、従来のマルチプロセッサにおけ
る同報通信方式を示したものであって、１１はマスタプ
ロセッサ、１２１，１２２，１２３ はスレーブプロセ
ッサ、１３１，１３２，１３３ はデュアルポートメモ
リ（ＲＡＭ）、１４はデコーダ（ＤＥＣ）である。
る同報通信方式を示したものであって、１１はマスタプ
ロセッサ、１２１，１２２，１２３ はスレーブプロセ
ッサ、１３１，１３２，１３３ はデュアルポートメモ
リ（ＲＡＭ）、１４はデコーダ（ＤＥＣ）である。
【０００５】マスタプロセッサ１１は、各スレーブプロ
セッサ１２１，１２２，１２３ と通信を行おうとする
ときは、アドレスＡＤＲを付してデータＤを出力する。 アドレスＡＤＲは、上位ビットがＤＥＣ１４によってデ
コードされて各ＲＡＭ１３１，１３２，１３３ のチッ
プセレクトＣＳに入力されるとともに、下位ビットは各
ＲＡＭ１３１，１３２，１３３ のアドレスＡＤＲに共
通に入力され、データＤは各ＲＡＭ１３１，１３２，１
３３のデータＤに共通に入力される。
セッサ１２１，１２２，１２３ と通信を行おうとする
ときは、アドレスＡＤＲを付してデータＤを出力する。 アドレスＡＤＲは、上位ビットがＤＥＣ１４によってデ
コードされて各ＲＡＭ１３１，１３２，１３３ のチッ
プセレクトＣＳに入力されるとともに、下位ビットは各
ＲＡＭ１３１，１３２，１３３ のアドレスＡＤＲに共
通に入力され、データＤは各ＲＡＭ１３１，１３２，１
３３のデータＤに共通に入力される。
【０００６】図７は、従来方式におけるアドレスの割り
当てを示したものであって、（ａ）はマスタプロセッサ
１１からのアドレス情報の内容を示し、上位２ビットＸ
，ＹがＤＥＣ１４に入力されるとともに、下位ビットは
各ＲＡＭ１３１，１３２，１３３ に共通にそのアドレ
スＡＤＲに入力されて、それぞれのアドレスを指定する
。 （ｂ）はアドレスの上位ビットＸ，Ｙに対応するＤＥＣ
１４からの出力を示したものであって、アドレスＸ，Ｙ
に対応する出力００，０１，１０は、それぞれＲＡＭ１
３１，１３２，１３３ を選択し、１１は出力を禁止さ
れる。
当てを示したものであって、（ａ）はマスタプロセッサ
１１からのアドレス情報の内容を示し、上位２ビットＸ
，ＹがＤＥＣ１４に入力されるとともに、下位ビットは
各ＲＡＭ１３１，１３２，１３３ に共通にそのアドレ
スＡＤＲに入力されて、それぞれのアドレスを指定する
。 （ｂ）はアドレスの上位ビットＸ，Ｙに対応するＤＥＣ
１４からの出力を示したものであって、アドレスＸ，Ｙ
に対応する出力００，０１，１０は、それぞれＲＡＭ１
３１，１３２，１３３ を選択し、１１は出力を禁止さ
れる。
【０００７】これによって、マスタプロセッサ１１から
の出力データＤは、それぞれのアドレス指定に従って、
一旦、ＲＡＭ１３１，１３２，１３３ に書き込まれた
のち、それぞれ読み出されて、対応するスレーブプロセ
ッサ１２１，１２２，１２３ に入力される。
の出力データＤは、それぞれのアドレス指定に従って、
一旦、ＲＡＭ１３１，１３２，１３３ に書き込まれた
のち、それぞれ読み出されて、対応するスレーブプロセ
ッサ１２１，１２２，１２３ に入力される。
【０００８】従って、マスタプロセッサ１１から各スレ
ーブプロセッサ１２１，１２２，１２３ に対して同報
通信を行う場合には、まずＲＡＭ１３１ にデータを書
き込み、次にＲＡＭ１３２ にデータを書き込み、最後
にＲＡＭ１３３ にデータを書き込むという手順が必要
であった。すなわち、全く同じデータを、上位２ビット
が異なるのみで殆ど同じアドレスに書き込むという動作
を、３回繰り返して行わなければならなかった。スレー
ブプロセッサの数が増加した場合には、さらにその数と
同じ回数、同じ動作を繰り返す必要があった。
ーブプロセッサ１２１，１２２，１２３ に対して同報
通信を行う場合には、まずＲＡＭ１３１ にデータを書
き込み、次にＲＡＭ１３２ にデータを書き込み、最後
にＲＡＭ１３３ にデータを書き込むという手順が必要
であった。すなわち、全く同じデータを、上位２ビット
が異なるのみで殆ど同じアドレスに書き込むという動作
を、３回繰り返して行わなければならなかった。スレー
ブプロセッサの数が増加した場合には、さらにその数と
同じ回数、同じ動作を繰り返す必要があった。
【０００９】
【発明が解決しようとする課題】このように、従来のマ
ルチプロセッサにおける同報通信方式では、スレーブプ
ロセッサの数が増加すると、同報通信に必要な時間が、
スレーブプロセッサの数に比例して増加するという問題
があった。
ルチプロセッサにおける同報通信方式では、スレーブプ
ロセッサの数が増加すると、同報通信に必要な時間が、
スレーブプロセッサの数に比例して増加するという問題
があった。
【００１０】本発明はこのような従来技術の課題を解決
しようとするものであって、マルチプロセッサシステム
において、同報通信に必要な時間がスレーブプロセッサ
の数に無関係に一定であり、かつ高速な同報通信を行う
ことができる、マルチプロセッサにおける高速同報通信
方式を提供することを目的としている。
しようとするものであって、マルチプロセッサシステム
において、同報通信に必要な時間がスレーブプロセッサ
の数に無関係に一定であり、かつ高速な同報通信を行う
ことができる、マルチプロセッサにおける高速同報通信
方式を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明は、マスタプロセ
ッサからＮ個のデュアルポートメモリを介して対応する
Ｎ個のスレーブプロセッサに対してデータを送信するマ
ルチプロセッサシステムにおいて、マスタプロセッサの
アドレス出力中のＮ本を各デュアルポートメモリのチッ
プセレクト入力にそれぞれ接続するとともに、残りのア
ドレスの全部または一部を各デュアルポートメモリのア
ドレス入力に共通に接続し、マスタプロセッサからのデ
ータ出力を各デュアルポートメモリのデータ入力に共通
に接続するとともに、各デュアルポートメモリのデータ
出力を対応するスレーブプロセッサのデータ入力に接続
することによって、Ｎ本のアドレスが特定の値をとった
とき、マスタプロセッサから各スレーブプロセッサに対
して同報通信を行い得るようにしたものである。
ッサからＮ個のデュアルポートメモリを介して対応する
Ｎ個のスレーブプロセッサに対してデータを送信するマ
ルチプロセッサシステムにおいて、マスタプロセッサの
アドレス出力中のＮ本を各デュアルポートメモリのチッ
プセレクト入力にそれぞれ接続するとともに、残りのア
ドレスの全部または一部を各デュアルポートメモリのア
ドレス入力に共通に接続し、マスタプロセッサからのデ
ータ出力を各デュアルポートメモリのデータ入力に共通
に接続するとともに、各デュアルポートメモリのデータ
出力を対応するスレーブプロセッサのデータ入力に接続
することによって、Ｎ本のアドレスが特定の値をとった
とき、マスタプロセッサから各スレーブプロセッサに対
して同報通信を行い得るようにしたものである。
【００１２】また本発明は、マスタプロセッサからそれ
ぞれデュアルポートメモリを介して対応するＮ個のスレ
ーブプロセッサに対してデータを送信するマルチプロセ
ッサシステムにおいて、マスタプロセッサのアドレス出
力中のｌｏｇ２（ＮまたはＮ＋１） 本をデコーダにお
いてデコードした各出力と、この出力中の特定の出力と
の論理和の出力を、各デュアルポートメモリのチップセ
レクト入力にそれぞれ接続するとともに、残りのアドレ
スの全部または一部をデュアルポートメモリのアドレス
入力に共通に接続し、マスタプロセッサからのデータ出
力を各デュアルポートメモリのデータ入力に共通に接続
するとともに、各デュアルポートメモリのデータ出力を
対応するスレーブプロセッサのデータ入力に接続するこ
とによって、デコーダの特定の出力発生時、マスタプロ
セッサから各スレーブプロセッサに対して同報通信を行
い得るようにしたものである。
ぞれデュアルポートメモリを介して対応するＮ個のスレ
ーブプロセッサに対してデータを送信するマルチプロセ
ッサシステムにおいて、マスタプロセッサのアドレス出
力中のｌｏｇ２（ＮまたはＮ＋１） 本をデコーダにお
いてデコードした各出力と、この出力中の特定の出力と
の論理和の出力を、各デュアルポートメモリのチップセ
レクト入力にそれぞれ接続するとともに、残りのアドレ
スの全部または一部をデュアルポートメモリのアドレス
入力に共通に接続し、マスタプロセッサからのデータ出
力を各デュアルポートメモリのデータ入力に共通に接続
するとともに、各デュアルポートメモリのデータ出力を
対応するスレーブプロセッサのデータ入力に接続するこ
とによって、デコーダの特定の出力発生時、マスタプロ
セッサから各スレーブプロセッサに対して同報通信を行
い得るようにしたものである。
【００１３】
【作用】本発明は、図１（ａ）にその原理的構成を示す
ようなものである。マルチプロセッサシステムにおいて
は、マスタプロセッサ１からそれぞれデュアルポートメ
モリ２１ 〜２Ｎ を介して、対応するＮ個のスレーブ
プロセッサ３１ 〜３Ｎ に対してデータを送信する。 この場合に、マスタプロセッサ１のアドレス出力中のＮ
本をＮ個のデュアルポートメモリ２１ 〜２Ｎ のチッ
プセレクト入力にそれぞれ接続するとともに、残りのア
ドレスの全部または一部を、各デュアルポートメモリ２
１ 〜２Ｎ のアドレス入力に共通に接続する。また、
マスタプロセッサ１からのデータ出力を、各デュアルポ
ートメモリ２１ 〜２Ｎ のデータ入力に共通に接続す
るとともに、各デュアルポートメモリ２１ 〜２Ｎ の
データ出力を、対応するスレーブプロセッサ３１ 〜３
Ｎ のデータ入力に接続する。 このようにすることによって、上述のＮ本のアドレスが
特定の値をとったとき、マスタプロセッサ１から各スレ
ーブプロセッサ３１ 〜３Ｎ に対して、同報通信を行
うことができるようになる。
ようなものである。マルチプロセッサシステムにおいて
は、マスタプロセッサ１からそれぞれデュアルポートメ
モリ２１ 〜２Ｎ を介して、対応するＮ個のスレーブ
プロセッサ３１ 〜３Ｎ に対してデータを送信する。 この場合に、マスタプロセッサ１のアドレス出力中のＮ
本をＮ個のデュアルポートメモリ２１ 〜２Ｎ のチッ
プセレクト入力にそれぞれ接続するとともに、残りのア
ドレスの全部または一部を、各デュアルポートメモリ２
１ 〜２Ｎ のアドレス入力に共通に接続する。また、
マスタプロセッサ１からのデータ出力を、各デュアルポ
ートメモリ２１ 〜２Ｎ のデータ入力に共通に接続す
るとともに、各デュアルポートメモリ２１ 〜２Ｎ の
データ出力を、対応するスレーブプロセッサ３１ 〜３
Ｎ のデータ入力に接続する。 このようにすることによって、上述のＮ本のアドレスが
特定の値をとったとき、マスタプロセッサ１から各スレ
ーブプロセッサ３１ 〜３Ｎ に対して、同報通信を行
うことができるようになる。
【００１４】また本発明は、図１（ｂ）にその原理的構
成を示すようなものである。マルチプロセッサシステム
においては、マスタプロセッサ１からそれぞれデュアル
ポートメモリ２１ 〜２Ｎ を介して、対応するＮ個の
スレーブプロセッサ３１ 〜３Ｎ に対してデータを送
信する。 この場合に、マスタプロセッサ１のアドレス出力中のｌ
ｏｇ２（ＮまたはＮ＋１） 本をデコーダ４においてデ
コードした各出力と、この出力中の特定の出力との論理
和の出力を、デュアルポートメモリ２１ 〜２Ｎ のチ
ップセレクト入力にそれぞれ接続するとともに、残りの
アドレスの全部または一部を、デュアルポートメモリ２
１ 〜２Ｎ のアドレス入力に共通に接続する。また、
マスタプロセッサ１からのデータ出力を、各デュアルポ
ートメモリ２１ 〜２Ｎ のデータ入力に共通に接続す
るとともに、各デュアルポートメモリ２１ 〜２Ｎ の
データ出力を、対応するスレーブプロセッサ３１ 〜３
Ｎ のデータ入力に接続する。このようにすることによ
って、デコーダ４の上述の特定の出力発生時、マスタプ
ロセッサ１から各スレーブプロセッサ３１ 〜３Ｎ に
対して、同報通信を行うことができるようになる。
成を示すようなものである。マルチプロセッサシステム
においては、マスタプロセッサ１からそれぞれデュアル
ポートメモリ２１ 〜２Ｎ を介して、対応するＮ個の
スレーブプロセッサ３１ 〜３Ｎ に対してデータを送
信する。 この場合に、マスタプロセッサ１のアドレス出力中のｌ
ｏｇ２（ＮまたはＮ＋１） 本をデコーダ４においてデ
コードした各出力と、この出力中の特定の出力との論理
和の出力を、デュアルポートメモリ２１ 〜２Ｎ のチ
ップセレクト入力にそれぞれ接続するとともに、残りの
アドレスの全部または一部を、デュアルポートメモリ２
１ 〜２Ｎ のアドレス入力に共通に接続する。また、
マスタプロセッサ１からのデータ出力を、各デュアルポ
ートメモリ２１ 〜２Ｎ のデータ入力に共通に接続す
るとともに、各デュアルポートメモリ２１ 〜２Ｎ の
データ出力を、対応するスレーブプロセッサ３１ 〜３
Ｎ のデータ入力に接続する。このようにすることによ
って、デコーダ４の上述の特定の出力発生時、マスタプ
ロセッサ１から各スレーブプロセッサ３１ 〜３Ｎ に
対して、同報通信を行うことができるようになる。
【００１５】
【実施例】図２は、本発明の一実施例を示したものであ
って、図６と同じものを同じ番号で示している。また図
３は、図２の実施例におけるアドレス割り当てを示した
ものである。
って、図６と同じものを同じ番号で示している。また図
３は、図２の実施例におけるアドレス割り当てを示した
ものである。
【００１６】図２の実施例においては、マスタプロセッ
サ１１からのアドレスＡＤＲの上位３ビットＡ１０，
Ａ９，Ａ８ が、各ＲＡＭのチップセレクト入力の指定
に用いられ、下位ビットＡ７ 〜Ａ０ が共通に各ＲＡ
Ｍのアドレスの指定に用いられる。一般には、Ｎ個のＲ
ＡＭを介してＮ個のスレーブプロセッサにデータを送信
する場合は、マスタプロセッサのＭ本のアドレス出力中
のＮ本を各ＲＡＭのチップセレクト入力の指定に使用し
、残りのアドレス出力の全部または一部α（α≦Ｍ−Ｎ
）本を各ＲＡＭのアドレスの指定に使用する。
サ１１からのアドレスＡＤＲの上位３ビットＡ１０，
Ａ９，Ａ８ が、各ＲＡＭのチップセレクト入力の指定
に用いられ、下位ビットＡ７ 〜Ａ０ が共通に各ＲＡ
Ｍのアドレスの指定に用いられる。一般には、Ｎ個のＲ
ＡＭを介してＮ個のスレーブプロセッサにデータを送信
する場合は、マスタプロセッサのＭ本のアドレス出力中
のＮ本を各ＲＡＭのチップセレクト入力の指定に使用し
、残りのアドレス出力の全部または一部α（α≦Ｍ−Ｎ
）本を各ＲＡＭのアドレスの指定に使用する。
【００１７】ＲＡＭ１３１ への書き込みまたは読み出
しを行う際は、アドレスＡ８ に１を出力してＲＡＭ１
３１ のチップセレクトＣＳに入力して、書き込みまた
は読み出すべきアドレスをＡ７ 〜Ａ０ で指定する。 またＲＡＭ１３２ への書き込みまたは読み出しを行う
際は、アドレスＡ９ に１を出力してＲＡＭ１３２ の
チップセレクトＣＳに入力して、書き込みまたは読み出
すべきアドレスをＡ７ 〜Ａ０ で指定する。同様にＲ
ＡＭ１３３ への書き込みまたは読み出しを行う際は、
アドレスＡ１０に１を出力してＲＡＭ１３３ のチップ
セレクトＣＳに入力して、書き込みまたは読み出すべき
アドレスをＡ７ 〜Ａ０ で指定する。さらに同報通信
を行う場合は、アドレスＡ１０， Ａ９，Ａ８ に１を
出力して各ＲＡＭ１３１，１３２，１３３ のチップセ
レクトＣＳに入力して、書き込みを行おうとするアドレ
スをＡ７ 〜Ａ０ で指定する。
しを行う際は、アドレスＡ８ に１を出力してＲＡＭ１
３１ のチップセレクトＣＳに入力して、書き込みまた
は読み出すべきアドレスをＡ７ 〜Ａ０ で指定する。 またＲＡＭ１３２ への書き込みまたは読み出しを行う
際は、アドレスＡ９ に１を出力してＲＡＭ１３２ の
チップセレクトＣＳに入力して、書き込みまたは読み出
すべきアドレスをＡ７ 〜Ａ０ で指定する。同様にＲ
ＡＭ１３３ への書き込みまたは読み出しを行う際は、
アドレスＡ１０に１を出力してＲＡＭ１３３ のチップ
セレクトＣＳに入力して、書き込みまたは読み出すべき
アドレスをＡ７ 〜Ａ０ で指定する。さらに同報通信
を行う場合は、アドレスＡ１０， Ａ９，Ａ８ に１を
出力して各ＲＡＭ１３１，１３２，１３３ のチップセ
レクトＣＳに入力して、書き込みを行おうとするアドレ
スをＡ７ 〜Ａ０ で指定する。
【００１８】従って図２に示された実施例では、１回の
書き込み動作で、各スレーブプロセッサに対して同報通
信を行うことができ、スレーブプロセッサの数に無関係
に一定時間で高速に同報通信を行うことができる。
書き込み動作で、各スレーブプロセッサに対して同報通
信を行うことができ、スレーブプロセッサの数に無関係
に一定時間で高速に同報通信を行うことができる。
【００１９】図４は、本発明の他の実施例を示したもの
であって、図６と同じものを同じ番号で示し、１５１，
１５２，１５３ はオア回路である。また図５は、図４
の実施例におけるアドレス割り当てを示したものである
。
であって、図６と同じものを同じ番号で示し、１５１，
１５２，１５３ はオア回路である。また図５は、図４
の実施例におけるアドレス割り当てを示したものである
。
【００２０】図４の実施例においては、マスタプロセッ
サ１１からのアドレスＡＤＲの上位２ビットＡ９，Ａ８
が、各ＲＡＭのチップセレクト入力の指定に用いられ
、下位ビットＡ７ 〜Ａ０ が共通に各ＲＡＭのアドレ
スの指定に用いられる。一般には、Ｎ個のＲＡＭを介し
てＮ個のスレーブプロセッサにデータを送信する場合は
、マスタプロセッサのＭ本のアドレス中のｌｏｇ２（Ｎ
またはＮ＋１）本をＤＥＣ１４を経て各ＲＡＭのチップ
セレクト入力の指定に使用し、残りのアドレスの全部ま
たは一部β（β≦Ｍ−ｌｏｇ２（ＮまたはＮ＋１））本
を各ＲＡＭのアドレスの指定に使用する。
サ１１からのアドレスＡＤＲの上位２ビットＡ９，Ａ８
が、各ＲＡＭのチップセレクト入力の指定に用いられ
、下位ビットＡ７ 〜Ａ０ が共通に各ＲＡＭのアドレ
スの指定に用いられる。一般には、Ｎ個のＲＡＭを介し
てＮ個のスレーブプロセッサにデータを送信する場合は
、マスタプロセッサのＭ本のアドレス中のｌｏｇ２（Ｎ
またはＮ＋１）本をＤＥＣ１４を経て各ＲＡＭのチップ
セレクト入力の指定に使用し、残りのアドレスの全部ま
たは一部β（β≦Ｍ−ｌｏｇ２（ＮまたはＮ＋１））本
を各ＲＡＭのアドレスの指定に使用する。
【００２１】ＲＡＭ１３１ への書き込みまたは読み出
しを行う際は、アドレスＡ９ に０，Ａ８ に０を出力
してＤＥＣ１４から００に出力を発生し、書き込みまた
は読み出すべきアドレスをＡ７ 〜Ａ０ で指定する。 またＲＡＭ１３２ への書き込みまたは読み出しを行う
際は、アドレスＡ９ に０，Ａ８ に１を出力してＤＥ
Ｃ１４から０１に出力を発生し、書き込みまたは読み出
すべきアドレスをＡ７ 〜Ａ０ で指定する。同様にＲ
ＡＭ１３２ への書き込みまたは読み出しを行う際は、
アドレスＡ９ に１， Ａ８ に０を出力してＤＥＣ１
４から１０に出力を発生し、書き込みまたは読み出すべ
きアドレスをＡ７ 〜Ａ０ で指定する。さらに同報通
信を行う場合は、アドレスＡ９ に１， Ａ８ に１を
出力してＤＥＣ１４から１１に出力を発生し、書き込み
を行おうとするアドレスをＡ７ 〜Ａ０ で指定する。
しを行う際は、アドレスＡ９ に０，Ａ８ に０を出力
してＤＥＣ１４から００に出力を発生し、書き込みまた
は読み出すべきアドレスをＡ７ 〜Ａ０ で指定する。 またＲＡＭ１３２ への書き込みまたは読み出しを行う
際は、アドレスＡ９ に０，Ａ８ に１を出力してＤＥ
Ｃ１４から０１に出力を発生し、書き込みまたは読み出
すべきアドレスをＡ７ 〜Ａ０ で指定する。同様にＲ
ＡＭ１３２ への書き込みまたは読み出しを行う際は、
アドレスＡ９ に１， Ａ８ に０を出力してＤＥＣ１
４から１０に出力を発生し、書き込みまたは読み出すべ
きアドレスをＡ７ 〜Ａ０ で指定する。さらに同報通
信を行う場合は、アドレスＡ９ に１， Ａ８ に１を
出力してＤＥＣ１４から１１に出力を発生し、書き込み
を行おうとするアドレスをＡ７ 〜Ａ０ で指定する。
【００２２】従って図４に示された実施例の場合も、１
回の書き込み動作で、各スレーブプロセッサに対して同
報通信を行うことができ、スレーブプロセッサの数に無
関係に一定時間で高速に同報通信を行うことができる。
回の書き込み動作で、各スレーブプロセッサに対して同
報通信を行うことができ、スレーブプロセッサの数に無
関係に一定時間で高速に同報通信を行うことができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、マ
ルチプロセッサシステムにおいて、マスタプロセッサか
らの同報通信に必要な時間が、スレーブプロセッサの数
に無関係に一定であり、かつ書き込み動作が一度だけで
済むので、高速な同報通信を実現することができる。す
なわち、本発明によれば、Ｎ個のスレーブプロセッサを
有するマルチプロセッサシステムの場合、従来方式と比
較して１／Ｎの時間で同報通信を行うことができる。
ルチプロセッサシステムにおいて、マスタプロセッサか
らの同報通信に必要な時間が、スレーブプロセッサの数
に無関係に一定であり、かつ書き込み動作が一度だけで
済むので、高速な同報通信を実現することができる。す
なわち、本発明によれば、Ｎ個のスレーブプロセッサを
有するマルチプロセッサシステムの場合、従来方式と比
較して１／Ｎの時間で同報通信を行うことができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】図２の実施例におけるアドレスの割り当てを示
す図である。
す図である。
【図４】本発明の他の実施例の構成を示す図である。
【図５】図４の実施例におけるアドレスの割り当てを示
す図である。
す図である。
【図６】従来のマルチプロセッサにおける同報通信方式
を示す図である。
を示す図である。
【図７】従来方式におけるアドレスの割り当てを示す図
である。
である。
１ マスタプロセッサ
２１ 〜２Ｎ デュアルポートメモリ３１ 〜３Ｎ
スレーブプロセッサ４ デコーダ
スレーブプロセッサ４ デコーダ
Claims (2)
- 【請求項１】 マスタプロセッサ（１）からそれぞれ
デュアルポートメモリ（２１ 〜２Ｎ ）を介して対応
するＮ個のスレーブプロセッサ（３１ 〜３Ｎ ）に対
してデータを送信するマルチプロセッサシステムにおい
て、マスタプロセッサ（１）のアドレス出力中のＮ本を
前記各デュアルポートメモリ（２１ 〜２Ｎ ）のチッ
プセレクト入力にそれぞれ接続するとともに、残りのア
ドレスの全部または一部を前記各デュアルポートメモリ
（２１ 〜２Ｎ ）のアドレス入力に共通に接続し、マ
スタプロセッサ（１）からのデータ出力を前記各デュア
ルポートメモリ（２１ 〜２Ｎ ）のデータ入力に共通
に接続するとともに、各デュアルポートメモリ（２１
〜２Ｎ ）のデータ出力を対応するスレーブプロセッサ
（３１ 〜３Ｎ ）のデータ入力に接続することによっ
て、前記Ｎ本のアドレスが特定の値をとったときマスタ
プロセッサ（１）から各スレーブプロセッサ（３１ 〜
３Ｎ ）に対して同報通信を行い得ることを特徴とする
マルチプロセッサにおける高速同報通信方式。 - 【請求項２】 マスタプロセッサ（１）からそれぞれ
デュアルポートメモリ（２１ 〜２Ｎ ）を介して対応
するＮ個のスレーブプロセッサ（３１ 〜３Ｎ ）に対
してデータを送信するマルチプロセッサシステムにおい
て、マスタプロセッサ（１）のアドレス出力中のｌｏｇ
２（ＮまたはＮ＋１） 本をデコーダ（４）においてデ
コードした各出力と該出力中の特定の出力との論理和の
出力を前記各デュアルポートメモリ（２１ 〜２Ｎ ）
のチップセレクト入力にそれぞれ接続するとともに、残
りのアドレスの全部または一部を前記デュアルポートメ
モリ（２１ 〜２Ｎ ）のアドレス入力に共通に接続し
、マスタプロセッサ（１）からのデータ出力を前記各デ
ュアルポートメモリ（２１ 〜２Ｎ ）のデータ入力に
共通に接続するとともに、各デュアルポートメモリ（２
１ 〜２Ｎ ）のデータ出力を対応するスレーブプロセ
ッサ（３１ 〜３Ｎ ）のデータ入力に接続することに
よって、前記デコーダ（４）の前記特定の出力発生時、
マスタプロセッサ（１）から各スレーブプロセッサ（３
１ 〜３Ｎ ）に対して同報通信を行い得ることを特徴
とするマルチプロセッサにおける高速同報通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11738791A JPH04344968A (ja) | 1991-05-22 | 1991-05-22 | マルチプロセッサにおける高速同報通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11738791A JPH04344968A (ja) | 1991-05-22 | 1991-05-22 | マルチプロセッサにおける高速同報通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344968A true JPH04344968A (ja) | 1992-12-01 |
Family
ID=14710392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11738791A Withdrawn JPH04344968A (ja) | 1991-05-22 | 1991-05-22 | マルチプロセッサにおける高速同報通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344968A (ja) |
-
1991
- 1991-05-22 JP JP11738791A patent/JPH04344968A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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