JPH0652039A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH0652039A JPH0652039A JP22642192A JP22642192A JPH0652039A JP H0652039 A JPH0652039 A JP H0652039A JP 22642192 A JP22642192 A JP 22642192A JP 22642192 A JP22642192 A JP 22642192A JP H0652039 A JPH0652039 A JP H0652039A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- ram
- data
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
Abstract
(57)【要約】
【目的】 読込みサイクルだけで転送元メモリから転送
先メモリにデータ転送を行えるようにして、転送時間を
大幅に短縮する。 【構成】 プロセッサ１がモード選択レジスタ８に高速
転送モードを設定すると、メモリ選択回路５，読込み選
択回路６および書込み選択回路７が他方の入力端子を選
択する。プロセッサ１がアドレスバス１０にＲＡＭ２の
アドレスを出力すると、アドレスデコーダ４がデコード
したメモリ選択信号がＲＡＭ２およびＲＡＭ３に供給さ
れて両ＲＡＭがアクセス可能となる。プロセッサ１が読
込み信号を出力すると、ＲＡＭ２からデータバス１１に
データが読み出され、読込み選択回路６はＲＡＭ３に読
込み信号が入力されるのをブロックし、書込み選択回路
７は読込み信号をＲＡＭ３に書込み信号として送出す
る。この結果、データバス１１上に読み出されたデータ
がＲＡＭ３に書き込まれ、データ転送が行われる。
先メモリにデータ転送を行えるようにして、転送時間を
大幅に短縮する。 【構成】 プロセッサ１がモード選択レジスタ８に高速
転送モードを設定すると、メモリ選択回路５，読込み選
択回路６および書込み選択回路７が他方の入力端子を選
択する。プロセッサ１がアドレスバス１０にＲＡＭ２の
アドレスを出力すると、アドレスデコーダ４がデコード
したメモリ選択信号がＲＡＭ２およびＲＡＭ３に供給さ
れて両ＲＡＭがアクセス可能となる。プロセッサ１が読
込み信号を出力すると、ＲＡＭ２からデータバス１１に
データが読み出され、読込み選択回路６はＲＡＭ３に読
込み信号が入力されるのをブロックし、書込み選択回路
７は読込み信号をＲＡＭ３に書込み信号として送出す
る。この結果、データバス１１上に読み出されたデータ
がＲＡＭ３に書き込まれ、データ転送が行われる。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサによって転送
元メモリから転送先メモリにデータを転送するデータ転
送方式に関し、特にリードオンリメモリ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ；以下、ＲＯＭと略記する）から
ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ；以下、ＲＡＭと略記する）にデータを
転送するのに好適なデータ転送方式に関する。
元メモリから転送先メモリにデータを転送するデータ転
送方式に関し、特にリードオンリメモリ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ；以下、ＲＯＭと略記する）から
ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ；以下、ＲＡＭと略記する）にデータを
転送するのに好適なデータ転送方式に関する。
【０００２】
【従来の技術】従来、この種のデータ転送方式では、Ｒ
ＯＭからデータを読み込むための読込みサイクルとＲＡ
Ｍにデータを書き込むための書込みサイクルとの２つの
サイクルを交互に行ってＲＯＭからＲＡＭへのデータ転
送を行う方法を採っていた。
ＯＭからデータを読み込むための読込みサイクルとＲＡ
Ｍにデータを書き込むための書込みサイクルとの２つの
サイクルを交互に行ってＲＯＭからＲＡＭへのデータ転
送を行う方法を採っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
転送方式では、ＲＯＭからデータを読み込むための読込
みサイクルとＲＡＭにデータを書き込むための書込みサ
イクルとの２つのサイクルを交互に行ってＲＯＭからＲ
ＡＭへのデータ転送を行っていたので、大容量のＲＯＭ
からＲＡＭへのデータ転送には転送時間がかかるという
問題点があった。
転送方式では、ＲＯＭからデータを読み込むための読込
みサイクルとＲＡＭにデータを書き込むための書込みサ
イクルとの２つのサイクルを交互に行ってＲＯＭからＲ
ＡＭへのデータ転送を行っていたので、大容量のＲＯＭ
からＲＡＭへのデータ転送には転送時間がかかるという
問題点があった。
【０００４】本発明の目的は、上述の点に鑑み、読込み
サイクルだけで転送元メモリから転送先メモリにデータ
転送を行えるようにして、転送時間を大幅に短縮できる
ようにしたデータ転送方式を提供することにある。
サイクルだけで転送元メモリから転送先メモリにデータ
転送を行えるようにして、転送時間を大幅に短縮できる
ようにしたデータ転送方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のデータ転送方式
は、プロセッサによって転送元メモリから転送先メモリ
にデータを転送するデータ転送方式において、前記プロ
セッサからの制御によってデータ転送モードを保持する
モード選択レジスタと、前記モード選択レジスタに保持
されたデータ転送モードが高速転送モードの場合に前記
プロセッサからのアドレスをデコードしたメモリ選択信
号を前記転送元メモリおよび前記転送先メモリに送出す
るメモリ選択回路と、前記モード選択レジスタに保持さ
れたデータ転送モードが高速転送モードの場合に前記転
送先メモリへの前記プロセッサからの読込み信号をブロ
ックする読込み選択回路と、前記モード選択レジスタに
保持されたデータ転送モードが高速転送モードの場合に
前記プロセッサからの読込み信号を前記転送先メモリに
書込み信号として送出する書込み選択回路とを有する。
は、プロセッサによって転送元メモリから転送先メモリ
にデータを転送するデータ転送方式において、前記プロ
セッサからの制御によってデータ転送モードを保持する
モード選択レジスタと、前記モード選択レジスタに保持
されたデータ転送モードが高速転送モードの場合に前記
プロセッサからのアドレスをデコードしたメモリ選択信
号を前記転送元メモリおよび前記転送先メモリに送出す
るメモリ選択回路と、前記モード選択レジスタに保持さ
れたデータ転送モードが高速転送モードの場合に前記転
送先メモリへの前記プロセッサからの読込み信号をブロ
ックする読込み選択回路と、前記モード選択レジスタに
保持されたデータ転送モードが高速転送モードの場合に
前記プロセッサからの読込み信号を前記転送先メモリに
書込み信号として送出する書込み選択回路とを有する。
【０００６】
【作用】本発明のデータ転送方式では、モード選択レジ
スタがプロセッサからの制御によってデータ転送モード
を保持し、メモリ選択回路がモード選択レジスタに保持
されたデータ転送モードが高速転送モードの場合にプロ
セッサからのアドレスをデコードしたメモリ選択信号を
転送元メモリおよび転送先メモリに送出し、読込み選択
回路がモード選択レジスタに保持されたデータ転送モー
ドが高速転送モードの場合に転送先メモリへのプロセッ
サからの読込み信号をブロックし、書込み選択回路がモ
ード選択レジスタに保持されたデータ転送モードが高速
転送モードの場合にプロセッサからの読込み信号を転送
先メモリに書込み信号として送出する。
スタがプロセッサからの制御によってデータ転送モード
を保持し、メモリ選択回路がモード選択レジスタに保持
されたデータ転送モードが高速転送モードの場合にプロ
セッサからのアドレスをデコードしたメモリ選択信号を
転送元メモリおよび転送先メモリに送出し、読込み選択
回路がモード選択レジスタに保持されたデータ転送モー
ドが高速転送モードの場合に転送先メモリへのプロセッ
サからの読込み信号をブロックし、書込み選択回路がモ
ード選択レジスタに保持されたデータ転送モードが高速
転送モードの場合にプロセッサからの読込み信号を転送
先メモリに書込み信号として送出する。
【０００７】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００８】図１は、本発明の一実施例に係るデータ転
送方式の構成を示す回路ブロック図である。本実施例の
データ転送方式は、プロセッサ１と、転送元メモリとし
てのＲＡＭ２と、転送先メモリとしてのＲＡＭ３と、ア
ドレスデコーダ４と、メモリ選択回路５と、読込み選択
回路６と、書込み選択回路７と、モード選択レジスタ８
とから構成されている。
送方式の構成を示す回路ブロック図である。本実施例の
データ転送方式は、プロセッサ１と、転送元メモリとし
てのＲＡＭ２と、転送先メモリとしてのＲＡＭ３と、ア
ドレスデコーダ４と、メモリ選択回路５と、読込み選択
回路６と、書込み選択回路７と、モード選択レジスタ８
とから構成されている。
【０００９】プロセッサ１は、データバス１１を介して
ＲＡＭ２およびＲＡＭ３に接続され、アドレスバス１０
を介してＲＡＭ２，ＲＡＭ３およびアドレスデコーダ４
に接続されている。また、プロセッサ１は、読込み信号
線１８を介してＲＡＭ２の読込み端子２１，読込み選択
回路６の一方の入力端子および書込み選択回路７の他方
の入力端子に接続され、書込み信号線１９を介してＲＡ
Ｍ２の書込み端子２２および書込み選択回路７の一方の
入力端子に接続されている。さらに、プロセッサ１は、
モード設定信号線２６を介してモード選択レジスタ８の
入力端子に接続されている。
ＲＡＭ２およびＲＡＭ３に接続され、アドレスバス１０
を介してＲＡＭ２，ＲＡＭ３およびアドレスデコーダ４
に接続されている。また、プロセッサ１は、読込み信号
線１８を介してＲＡＭ２の読込み端子２１，読込み選択
回路６の一方の入力端子および書込み選択回路７の他方
の入力端子に接続され、書込み信号線１９を介してＲＡ
Ｍ２の書込み端子２２および書込み選択回路７の一方の
入力端子に接続されている。さらに、プロセッサ１は、
モード設定信号線２６を介してモード選択レジスタ８の
入力端子に接続されている。
【００１０】ＲＡＭ２とＲＡＭ３とは、アドレスバス１
０の最上位ビットを除くビット数のアドレス空間を有
し、アドレスバス１０の最上位ビットで切り分けられる
ようになっている。
０の最上位ビットを除くビット数のアドレス空間を有
し、アドレスバス１０の最上位ビットで切り分けられる
ようになっている。
【００１１】アドレスデコーダ４は、アドレスバス１０
上のアドレスの最上位ビットを入力してＲＡＭ２を指す
アドレスであればメモリ選択信号線１２にメモリ選択信
号を出力し、ＲＡＭ３を指すアドレスであればメモリ選
択信号線１３にメモリ選択信号を出力する。アドレスデ
コーダ４は、メモリ選択信号線１２を介してＲＡＭ２の
メモリ選択端子２０およびメモリ選択回路５の他方の入
力端子に接続され、メモリ選択信号線１３を介してメモ
リ選択回路５の一方の入力端子に接続されている。
上のアドレスの最上位ビットを入力してＲＡＭ２を指す
アドレスであればメモリ選択信号線１２にメモリ選択信
号を出力し、ＲＡＭ３を指すアドレスであればメモリ選
択信号線１３にメモリ選択信号を出力する。アドレスデ
コーダ４は、メモリ選択信号線１２を介してＲＡＭ２の
メモリ選択端子２０およびメモリ選択回路５の他方の入
力端子に接続され、メモリ選択信号線１３を介してメモ
リ選択回路５の一方の入力端子に接続されている。
【００１２】メモリ選択回路５は、制御端子のレベルに
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、出力端子が選択信号線１５を介して
ＲＡＭ３のメモリ選択端子２３に接続されている。
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、出力端子が選択信号線１５を介して
ＲＡＭ３のメモリ選択端子２３に接続されている。
【００１３】読込み選択回路６は、制御端子のレベルに
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、他方の入力端子に“０”レベルが入
力され、出力端子が選択信号線１６を介してＲＡＭ３の
読込み端子２４に接続されている。
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、他方の入力端子に“０”レベルが入
力され、出力端子が選択信号線１６を介してＲＡＭ３の
読込み端子２４に接続されている。
【００１４】書込み選択回路７は、制御端子のレベルに
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、出力端子が選択信号線１７を介して
ＲＡＭ３の書込み端子２５に接続されている。
応じて２つの入力端子のうちのいずれかを出力端子に接
続する回路であり、出力端子が選択信号線１７を介して
ＲＡＭ３の書込み端子２５に接続されている。
【００１５】モード選択レジスタ８は、通常転送モード
または高速転送モードのデータ転送モードを保持するレ
ジスタであり、出力端子がモード選択信号線１４を介し
てメモリ選択回路５，読込み選択回路６および書込み選
択回路７の制御端子に接続されている。モード選択信号
線１４は、通常転送モードのときに“０”レベルを示
し、高速転送モードのときに“１”レベルを示す。
または高速転送モードのデータ転送モードを保持するレ
ジスタであり、出力端子がモード選択信号線１４を介し
てメモリ選択回路５，読込み選択回路６および書込み選
択回路７の制御端子に接続されている。モード選択信号
線１４は、通常転送モードのときに“０”レベルを示
し、高速転送モードのときに“１”レベルを示す。
【００１６】次に、このように構成された本実施例のデ
ータ転送方式の動作について説明する。
ータ転送方式の動作について説明する。
【００１７】（１） 通常転送モードの場合
【００１８】プロセッサ１がモード設定信号線２６に通
常転送モードを設定するモード設定信号を出力すると、
モード選択レジスタ８に通常転送モードが設定される。
これにより、モード設定信号線１４が“０”レベルとな
り、メモリ選択回路５，読込み選択回路６および書込み
選択回路７は、それぞれ一方の入力端子に入力された信
号を選択信号線１５，１６および１７に出力する状態に
なる。すなわち、メモリ選択回路５はメモリ選択信号線
１３を選択信号線１５に接続し、読込み選択回路６は読
込み信号線１８を選択信号線１６に接続し、書込み選択
回路７は書込み信号線１９を選択信号線１７に接続す
る。
常転送モードを設定するモード設定信号を出力すると、
モード選択レジスタ８に通常転送モードが設定される。
これにより、モード設定信号線１４が“０”レベルとな
り、メモリ選択回路５，読込み選択回路６および書込み
選択回路７は、それぞれ一方の入力端子に入力された信
号を選択信号線１５，１６および１７に出力する状態に
なる。すなわち、メモリ選択回路５はメモリ選択信号線
１３を選択信号線１５に接続し、読込み選択回路６は読
込み信号線１８を選択信号線１６に接続し、書込み選択
回路７は書込み信号線１９を選択信号線１７に接続す
る。
【００１９】プロセッサ１は、まず読込みサイクルにお
いて、アドレスバス１０にＲＡＭ２の読込みメモリ番地
を示すアドレスを出力する。
いて、アドレスバス１０にＲＡＭ２の読込みメモリ番地
を示すアドレスを出力する。
【００２０】アドレスデコーダ４は、アドレスバス１０
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ２を選択するメモリ選択信号をメモリ選択信号線１
２に出力する。これにより、ＲＡＭ２へのアクセスが可
能になる。このとき、メモリ選択回路５は、メモリ選択
信号線１３を選択しているので、ＲＡＭ３へのアクセス
は行われない。
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ２を選択するメモリ選択信号をメモリ選択信号線１
２に出力する。これにより、ＲＡＭ２へのアクセスが可
能になる。このとき、メモリ選択回路５は、メモリ選択
信号線１３を選択しているので、ＲＡＭ３へのアクセス
は行われない。
【００２１】次に、プロセッサ１は、読込み信号を読込
み信号線１８に出力する。これにより、ＲＡＭ２からデ
ータがデータバス１１に読み出され、プロセッサ１は、
データバス１１上のデータをレジスタ（図示せず）等に
格納する。
み信号線１８に出力する。これにより、ＲＡＭ２からデ
ータがデータバス１１に読み出され、プロセッサ１は、
データバス１１上のデータをレジスタ（図示せず）等に
格納する。
【００２２】続いて、プロセッサ１は、書込みサイクル
において、アドレスバス１０にＲＡＭ３の書込みメモリ
番地を示すアドレスを出力する。
において、アドレスバス１０にＲＡＭ３の書込みメモリ
番地を示すアドレスを出力する。
【００２３】アドレスデコーダ４は、アドレスバス１０
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ３を選択するメモリ選択信号をメモリ選択信号線１
３に出力する。メモリ選択信号線１３に出力されたメモ
リ選択信号は、メモリ選択回路５を介して選択信号線１
５に出力され、ＲＡＭ３へのアクセスが可能になる。こ
のとき、アドレスデコーダ４は、メモリ選択信号線１２
にメモリ選択信号を出力していないので、ＲＡＭ２への
アクセスは行われない。
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ３を選択するメモリ選択信号をメモリ選択信号線１
３に出力する。メモリ選択信号線１３に出力されたメモ
リ選択信号は、メモリ選択回路５を介して選択信号線１
５に出力され、ＲＡＭ３へのアクセスが可能になる。こ
のとき、アドレスデコーダ４は、メモリ選択信号線１２
にメモリ選択信号を出力していないので、ＲＡＭ２への
アクセスは行われない。
【００２４】次に、プロセッサ１は、レジスタに格納し
たデータをデータバス１１に出力するとともに書込み信
号を書込み信号線１９に出力する。これにより、書込み
信号が書込み選択回路７および選択信号線１７を介して
ＲＡＭ３に供給され、データバス１１上のデータがＲＡ
Ｍ３に書き込まれる。
たデータをデータバス１１に出力するとともに書込み信
号を書込み信号線１９に出力する。これにより、書込み
信号が書込み選択回路７および選択信号線１７を介して
ＲＡＭ３に供給され、データバス１１上のデータがＲＡ
Ｍ３に書き込まれる。
【００２５】（２） 高速転送モードの場合
【００２６】プロセッサ１がモード設定信号線２６に高
速転送モードを設定するモード設定信号を出力すると、
モード選択レジスタ８に高速転送モードが設定される。
これにより、モード選択信号線１４が“１”レベルとな
り、メモリ選択回路５，読込み選択回路６および書込み
選択回路７は、それぞれ他方の入力端子に入力された信
号を選択信号線１５，１６および１７に出力する状態に
なる。すなわち、メモリ選択回路５はメモリ選択信号線
１２を選択信号線１５に接続し、読込み選択回路６は
“０”レベルを選択信号線１６に接続し、書込み選択回
路７は読込み信号線１８を選択信号線１７に接続する。
速転送モードを設定するモード設定信号を出力すると、
モード選択レジスタ８に高速転送モードが設定される。
これにより、モード選択信号線１４が“１”レベルとな
り、メモリ選択回路５，読込み選択回路６および書込み
選択回路７は、それぞれ他方の入力端子に入力された信
号を選択信号線１５，１６および１７に出力する状態に
なる。すなわち、メモリ選択回路５はメモリ選択信号線
１２を選択信号線１５に接続し、読込み選択回路６は
“０”レベルを選択信号線１６に接続し、書込み選択回
路７は読込み信号線１８を選択信号線１７に接続する。
【００２７】プロセッサ１は、読込みサイクルにおい
て、アドレスバス１０にＲＡＭ２の読込みメモリ番地を
示すアドレスを出力する。
て、アドレスバス１０にＲＡＭ２の読込みメモリ番地を
示すアドレスを出力する。
【００２８】アドレスデコーダ４は、アドレスバス１０
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ２を選択するメモリ選択信号をメモリ選択信号線１
２に出力する。いま、メモリ選択回路５は他方の入力端
子を選択しているので、メモリ選択信号線１２に出力さ
れたメモリ選択信号は、ＲＡＭ２を選択すると同時にメ
モリ選択回路５および選択信号線１５を介してＲＡＭ３
を選択する。この結果、ＲＡＭ２およびＲＡＭ３へのア
クセスが可能になる。
上のアドレスの最上位ビットを入力してデコードし、Ｒ
ＡＭ２を選択するメモリ選択信号をメモリ選択信号線１
２に出力する。いま、メモリ選択回路５は他方の入力端
子を選択しているので、メモリ選択信号線１２に出力さ
れたメモリ選択信号は、ＲＡＭ２を選択すると同時にメ
モリ選択回路５および選択信号線１５を介してＲＡＭ３
を選択する。この結果、ＲＡＭ２およびＲＡＭ３へのア
クセスが可能になる。
【００２９】次に、プロセッサ１は、読込み信号を読込
み信号線１８に出力する。これにより、ＲＡＭ２からデ
ータがデータバス１１に読み出されるとともに、書込み
選択回路７が読込み信号線１８を選択しているので、読
込み信号が書込み選択回路７および選択信号線１７を介
して書込み信号としてＲＡＭ３に供給され、データバス
１１に読み出されたデータがＲＡＭ３に書き込まれる。
すなわち、ＲＡＭ２からＲＡＭ３にデータが転送され
る。なお、このとき、ＲＡＭ３の読込み端子２４には読
込み選択回路６を介して“０”レベルが入力されるの
で、ＲＡＭ３の読込み動作が禁止され、ＲＡＭ２とＲＡ
Ｍ３との間でのデータ衝突が防止される。
み信号線１８に出力する。これにより、ＲＡＭ２からデ
ータがデータバス１１に読み出されるとともに、書込み
選択回路７が読込み信号線１８を選択しているので、読
込み信号が書込み選択回路７および選択信号線１７を介
して書込み信号としてＲＡＭ３に供給され、データバス
１１に読み出されたデータがＲＡＭ３に書き込まれる。
すなわち、ＲＡＭ２からＲＡＭ３にデータが転送され
る。なお、このとき、ＲＡＭ３の読込み端子２４には読
込み選択回路６を介して“０”レベルが入力されるの
で、ＲＡＭ３の読込み動作が禁止され、ＲＡＭ２とＲＡ
Ｍ３との間でのデータ衝突が防止される。
【００３０】なお、上記実施例では、転送元メモリをＲ
ＡＭ２、転送先メモリをＲＡＭ３とした場合について説
明したが、転送元メモリがＲＯＭの場合でも本発明が同
様に適用できることはいうまでもない。
ＡＭ２、転送先メモリをＲＡＭ３とした場合について説
明したが、転送元メモリがＲＯＭの場合でも本発明が同
様に適用できることはいうまでもない。
【００３１】
【発明の効果】以上説明したように本発明は、プロセッ
サのメモリ読込みサイクルを利用して転送元メモリから
データを読み込むと同時に転送先メモリにデータを書き
込むことにより、転送元メモリから転送先メモリにデー
タを効率良く転送することができ、転送時間を大幅に短
縮することができるという効果がある。
サのメモリ読込みサイクルを利用して転送元メモリから
データを読み込むと同時に転送先メモリにデータを書き
込むことにより、転送元メモリから転送先メモリにデー
タを効率良く転送することができ、転送時間を大幅に短
縮することができるという効果がある。
【図１】本発明の一実施例に係るデータ転送方式の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
１ プロセッサ ２ ＲＯＭ ３ ＲＡＭ ４ アドレスデコーダ ５ メモリ選択回路 ６ 読込み選択回路 ７ 書込み選択回路 ８ モード選択レジスタ １０ アドレスバス １１ データバス １２ メモリ選択信号線 １３ メモリ選択信号線 １４ モード選択信号線 １５ 選択信号線 １６ 選択信号線 １７ 選択信号線 １８ 読込み信号線 １９ 書込み信号線 ２０ メモリ選択端子 ２１ 読込み端子 ２２ 書込み端子 ２３ メモリ選択端子 ２４ 読込み端子 ２５ 書込み端子
Claims (1)
- 【請求項１】 プロセッサによって転送元メモリから転
送先メモリにデータを転送するデータ転送方式におい
て、 前記プロセッサからの制御によってデータ転送モードを
保持するモード選択レジスタと、 前記モード選択レジスタに保持されたデータ転送モード
が高速転送モードの場合に前記プロセッサからのアドレ
スをデコードしたメモリ選択信号を前記転送元メモリお
よび前記転送先メモリに送出するメモリ選択回路と、 前記モード選択レジスタに保持されたデータ転送モード
が高速転送モードの場合に前記転送先メモリへの前記プ
ロセッサからの読込み信号をブロックする読込み選択回
路と、 前記モード選択レジスタに保持されたデータ転送モード
が高速転送モードの場合に前記プロセッサからの読込み
信号を前記転送先メモリに書込み信号として送出する書
込み選択回路とを有することを特徴とするデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22642192A JPH0652039A (ja) | 1992-08-03 | 1992-08-03 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22642192A JPH0652039A (ja) | 1992-08-03 | 1992-08-03 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652039A true JPH0652039A (ja) | 1994-02-25 |
Family
ID=16844863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22642192A Pending JPH0652039A (ja) | 1992-08-03 | 1992-08-03 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102467A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | マイクロコンピュータ |
-
1992
- 1992-08-03 JP JP22642192A patent/JPH0652039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102467A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6345334B1 (en) | High speed semiconductor memory device capable of changing data sequence for burst transmission | |
| KR960004457B1 (ko) | 데이터 전송장치 | |
| KR970071302A (ko) | 프로세서로부터의 프로그램가능한 판독/기록 억세스 신호 및 이 신호의 형성 방법 | |
| JPH0652039A (ja) | データ転送方式 | |
| JPS63136395A (ja) | 半導体記憶装置 | |
| JPS61235969A (ja) | メモリ装置 | |
| JP4723334B2 (ja) | Ｄｍａ転送システム | |
| JP3557895B2 (ja) | メモリクリア装置 | |
| JPS6244352B2 (ja) | ||
| JP2821176B2 (ja) | 情報処理装置 | |
| JP2002008365A (ja) | シリアルアクセスメモリおよびデータライト／リード方法 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPH0431939A (ja) | 外部記憶装置 | |
| JPH0728743A (ja) | データ処理装置 | |
| JPH02133856A (ja) | データ転送装置 | |
| JPS63145556A (ja) | キヤツシユメモリデ−タ転送方式 | |
| JPH09204393A (ja) | 情報装置 | |
| JPS5930283A (ja) | ランダムアクセスメモリ | |
| JPH02141851A (ja) | レジスタ読出し回路 | |
| JPH02171949A (ja) | Ｄｍａ転送方式 | |
| JPS62259158A (ja) | 割込み要求回路 | |
| JPS592468A (ja) | マルチプロセツサシステムにおける通信方式 | |
| JPH03144842A (ja) | データ転送制御装置 | |
| JPS61265647A (ja) | デ−タ転送方式 | |
| KR20050046094A (ko) | 슬래이브 장치의 데이터 기입 레이턴시를 감소시키는 버스시스템 및 이에 대한 데이터 처리 방법 |