JPH04348076A - 電界効果型トランジスタアレイ - Google Patents
電界効果型トランジスタアレイInfo
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- JPH04348076A JPH04348076A JP3172555A JP17255591A JPH04348076A JP H04348076 A JPH04348076 A JP H04348076A JP 3172555 A JP3172555 A JP 3172555A JP 17255591 A JP17255591 A JP 17255591A JP H04348076 A JPH04348076 A JP H04348076A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型のトランジ
スタアレイに関する。
スタアレイに関する。
【０００２】
【従来の技術】近時液晶マトリクス表示パネルの画素ご
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネルは
、一方の基板に全面電極を有し、他方の基板に行列電極
を形成して各交差点にＦＥＴを設け、さらにこのＦＥＴ
に接続して画素となる表示電極を形成した構造を有し、
これらの２枚の基板間隙に液晶を充填したものである。 アモルファスシリコンＦＥＴは、透明な大型基板に均質
に形成できること、及びオン／オフ電流比が大である等
の利点を有し、この種パネルのスイッチング素子として
適している。然しながらアモルファスシリコンＦＥＴを
透明ガラス基板上にマトリクス状に多数整列配置された
場合ソース・ドレイン電極とゲ−ト電極の間及び、行・
列電極交差部分で、リ−クを生じる惧れがある。即ち従
来よりソース・ドレイン電極とゲート電極との間に介在
させられる絶縁層として、酸化シリコンＳｉＯ２やシリ
コンナイトライドＳｉ３Ｎ４が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約３５０℃以上の温度で膜付けする
と硬質のものが作製できるが、クラックが入りやすいと
いう欠点が生じる。また酸化シリコンも、約５００℃以
下の熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜
付けすることができるが、その膜厚を約６０００Å程度
に厚くしてもなおリークが発生するという欠点がある。
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネルは
、一方の基板に全面電極を有し、他方の基板に行列電極
を形成して各交差点にＦＥＴを設け、さらにこのＦＥＴ
に接続して画素となる表示電極を形成した構造を有し、
これらの２枚の基板間隙に液晶を充填したものである。 アモルファスシリコンＦＥＴは、透明な大型基板に均質
に形成できること、及びオン／オフ電流比が大である等
の利点を有し、この種パネルのスイッチング素子として
適している。然しながらアモルファスシリコンＦＥＴを
透明ガラス基板上にマトリクス状に多数整列配置された
場合ソース・ドレイン電極とゲ−ト電極の間及び、行・
列電極交差部分で、リ−クを生じる惧れがある。即ち従
来よりソース・ドレイン電極とゲート電極との間に介在
させられる絶縁層として、酸化シリコンＳｉＯ２やシリ
コンナイトライドＳｉ３Ｎ４が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約３５０℃以上の温度で膜付けする
と硬質のものが作製できるが、クラックが入りやすいと
いう欠点が生じる。また酸化シリコンも、約５００℃以
下の熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜
付けすることができるが、その膜厚を約６０００Å程度
に厚くしてもなおリークが発生するという欠点がある。
【０００３】かかるアモルファスＦＥＴを、液晶マトリ
クスパネルに使用し、ゲートライン２００本、ドレイン
ライン２５０本として設計すると、ゲート・ドレイン交
差点は、５００００ケ所となる。このうち、１個のＦＥ
Ｔにリークを生じたとすると、４４９個（２００＋２４
９）のＦＥＴに欠陥を生じることとなる。このリーク現
象は、空気中の塵埃、絶縁層のピンホール、或はアモル
ファスシリコンのエッチング液による浸食等に起因する
。然しながら前述の原因を解消する対策をたてたとして
も、絶縁層の膜質が悪いとなお多数のリークが発生する
。ガラス基板上にアモルファスシリコンのＦＥＴアレイ
を作成するには、約５００℃以下の熱処理しかすること
ができず、酸化シリコンやシリコンナイトライドを熱処
理により強化することには限界があり、完全な絶縁層を
得ることはできない。
クスパネルに使用し、ゲートライン２００本、ドレイン
ライン２５０本として設計すると、ゲート・ドレイン交
差点は、５００００ケ所となる。このうち、１個のＦＥ
Ｔにリークを生じたとすると、４４９個（２００＋２４
９）のＦＥＴに欠陥を生じることとなる。このリーク現
象は、空気中の塵埃、絶縁層のピンホール、或はアモル
ファスシリコンのエッチング液による浸食等に起因する
。然しながら前述の原因を解消する対策をたてたとして
も、絶縁層の膜質が悪いとなお多数のリークが発生する
。ガラス基板上にアモルファスシリコンのＦＥＴアレイ
を作成するには、約５００℃以下の熱処理しかすること
ができず、酸化シリコンやシリコンナイトライドを熱処
理により強化することには限界があり、完全な絶縁層を
得ることはできない。
【０００４】
【発明が解決しようとする課題】本発明は、このような
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、ドレイン・ゲート電極間及び行
・列電極間にリークを抑制する電界効果型トランジスタ
アレイを提供するものである。
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、ドレイン・ゲート電極間及び行
・列電極間にリークを抑制する電界効果型トランジスタ
アレイを提供するものである。
【０００５】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであって
、上記半導体層は、ソース・ゲート電極間、ドレイン・
ゲート電極間及び行・列電極間に介在し、すくなくとも
該各電極間では両電極の重畳領域を完全に包含する。
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであって
、上記半導体層は、ソース・ゲート電極間、ドレイン・
ゲート電極間及び行・列電極間に介在し、すくなくとも
該各電極間では両電極の重畳領域を完全に包含する。
【０００６】
【作用】本発明の電界効果型トランジスタアレイによれ
ば、ソース・ゲート電極間、ドレイン・ゲート電極間及
び行・列電極間の、少なくとも両電極の重畳領域を完全
に包含するようアモルファスシリコン層を形成している
ので、上記各両極間には通常の絶縁膜にこのアモルファ
スシリコン層を加えた２層の絶縁膜が必ず存在する事に
なる。
ば、ソース・ゲート電極間、ドレイン・ゲート電極間及
び行・列電極間の、少なくとも両電極の重畳領域を完全
に包含するようアモルファスシリコン層を形成している
ので、上記各両極間には通常の絶縁膜にこのアモルファ
スシリコン層を加えた２層の絶縁膜が必ず存在する事に
なる。
【０００７】
【実施例】以下図に基づいて実施例を説明する。図１及
び図２において、（１）はガラス板等の透明基板、（Ｇ
）はこの透明基板（１）表面のＦＥＴ形成領域に選択的
に被着されたゲート電極で、行電極（Ｘ）に接続されて
いる。これらのゲート電極（Ｇ）及び行電極（Ｘ）は、
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）の蒸
着或はスパッタにより形成される。（２）はゲート電極
（Ｇ）及び行電極（Ｘ）を覆って基板（１）表面に形成
されたＳｉＯ２膜で、熱ＣＶＤ法或 はプラズマＣＶＤ
法により約２５０〜３００℃の加熱下で膜付けされる。 このＳｉＯ２膜（２）の膜厚は、約１０００ないし５０
００Åの範囲内で設定される。 これは次のような理由による。即ち、このＳｉＯ２膜（
２）を、例えば約５００Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０−９〜１
０−８Ａ（但しゲート電圧３０Ｖ、ドレイン電圧０Ｖの
場合）と大きく、得られる電流のバラツキも１０−８〜
１０−５Ａと大きく不安定である。特性を安定させる上
からは、１０００Å程度の膜厚とするのが望ましい。一
方膜厚が厚いほどリーク電流は小さくなるが、厚くなる
ほど駆動電圧、閾値電圧は高くなり、電流も流れにくく
なるので膜厚の上限としては、約５０００Åが望ましい
。
び図２において、（１）はガラス板等の透明基板、（Ｇ
）はこの透明基板（１）表面のＦＥＴ形成領域に選択的
に被着されたゲート電極で、行電極（Ｘ）に接続されて
いる。これらのゲート電極（Ｇ）及び行電極（Ｘ）は、
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）の蒸
着或はスパッタにより形成される。（２）はゲート電極
（Ｇ）及び行電極（Ｘ）を覆って基板（１）表面に形成
されたＳｉＯ２膜で、熱ＣＶＤ法或 はプラズマＣＶＤ
法により約２５０〜３００℃の加熱下で膜付けされる。 このＳｉＯ２膜（２）の膜厚は、約１０００ないし５０
００Åの範囲内で設定される。 これは次のような理由による。即ち、このＳｉＯ２膜（
２）を、例えば約５００Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０−９〜１
０−８Ａ（但しゲート電圧３０Ｖ、ドレイン電圧０Ｖの
場合）と大きく、得られる電流のバラツキも１０−８〜
１０−５Ａと大きく不安定である。特性を安定させる上
からは、１０００Å程度の膜厚とするのが望ましい。一
方膜厚が厚いほどリーク電流は小さくなるが、厚くなる
ほど駆動電圧、閾値電圧は高くなり、電流も流れにくく
なるので膜厚の上限としては、約５０００Åが望ましい
。
【０００８】（ＡＳ）は、ＳｉＯ２膜（２）上のＦＥＴ
形成領域を覆って帯状にして被着されたアモルファスシ
リコン層で、ＳｉＯ２膜（２）全面にプラズマＣＶＤ法
によりアモルファスシリコンを被着した後、エッチング
により所定パターンに形成される。このアモルファスシ
リコン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、
かつゲート電極（Ｇ）より左右（図２）に延在した形状
を有する。（Ｓ）（Ｄ）は、アモルファスシリコン層（
ＡＳ）上において、ゲート電極（Ｇ）直上部に設けられ
た所定間隔を隔てて配設されたソース・ドレイン電極で
、Ａｌのスパッタ等により形成される。ドレイン電極（
Ｄ）は、列電極（Ｙ）の一部が兼用される。
形成領域を覆って帯状にして被着されたアモルファスシ
リコン層で、ＳｉＯ２膜（２）全面にプラズマＣＶＤ法
によりアモルファスシリコンを被着した後、エッチング
により所定パターンに形成される。このアモルファスシ
リコン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、
かつゲート電極（Ｇ）より左右（図２）に延在した形状
を有する。（Ｓ）（Ｄ）は、アモルファスシリコン層（
ＡＳ）上において、ゲート電極（Ｇ）直上部に設けられ
た所定間隔を隔てて配設されたソース・ドレイン電極で
、Ａｌのスパッタ等により形成される。ドレイン電極（
Ｄ）は、列電極（Ｙ）の一部が兼用される。
【０００９】従って、ゲート電極（Ｇ）とソース・ドレ
イン電極（Ｓ）（Ｄ）の重畳領域は図１の平面図から明
らかなように、余す所なく完全にアモルファスシリコン
層（ＡＳ）にて包含されることになる。
イン電極（Ｓ）（Ｄ）の重畳領域は図１の平面図から明
らかなように、余す所なく完全にアモルファスシリコン
層（ＡＳ）にて包含されることになる。
【００１０】尚、（３）はＩＴＯ膜よりなる表示電極で
、ソース電極（Ｓ）に接触している。
、ソース電極（Ｓ）に接触している。
【００１１】このような構成であれば、ソース、ドレイ
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳｉＯ２膜（２
）と２層を構成しているから、ソース・ドレイン電極（
Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止され
る。またアモルファスシリコン層（ＡＳ）は、行・列電
極（Ｘ）（Ｙ）交差点でも、図２から明らかな如く、上
下両電極の少なくとも重畳部分に完全に介在するから、
この間での電流リークも同様に阻止される。
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳｉＯ２膜（２
）と２層を構成しているから、ソース・ドレイン電極（
Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止され
る。またアモルファスシリコン層（ＡＳ）は、行・列電
極（Ｘ）（Ｙ）交差点でも、図２から明らかな如く、上
下両電極の少なくとも重畳部分に完全に介在するから、
この間での電流リークも同様に阻止される。
【００１２】上記実施例では、絶縁膜としてＳｉＯ２膜
単層を用いたが、これに代えてＳｉＯ２膜とＳｉ３Ｎ４
膜の２層構造を使用することもできる。この場合、Ｓｉ
Ｏ２膜の膜厚は、約１０００ないし２０００Å、Ｓｉ３
Ｎ４膜の膜厚は、約１０００ないし３０００Åに設定さ
れる。
単層を用いたが、これに代えてＳｉＯ２膜とＳｉ３Ｎ４
膜の２層構造を使用することもできる。この場合、Ｓｉ
Ｏ２膜の膜厚は、約１０００ないし２０００Å、Ｓｉ３
Ｎ４膜の膜厚は、約１０００ないし３０００Åに設定さ
れる。
【００１３】
【発明の効果】本発明の電界効果型トランジスタアレイ
は、以上の説明から明かのように、ソース、ドレイン電
極の各電極とゲート電極との間の電極重畳領域には、余
すところなく完全にアモルファスシリコン層が延在し、
通常絶縁膜に加えて、多層の絶縁膜を構成しているから
、ソース・ドレイン電極とゲート電極間でのリークは阻
止される。またアモルファスシリコン層は、行・列電極
交差点にも少なくとも両電極の重畳部分に完全に介在す
るから、この間での電流リークも同様に阻止される。
は、以上の説明から明かのように、ソース、ドレイン電
極の各電極とゲート電極との間の電極重畳領域には、余
すところなく完全にアモルファスシリコン層が延在し、
通常絶縁膜に加えて、多層の絶縁膜を構成しているから
、ソース・ドレイン電極とゲート電極間でのリークは阻
止される。またアモルファスシリコン層は、行・列電極
交差点にも少なくとも両電極の重畳部分に完全に介在す
るから、この間での電流リークも同様に阻止される。
【図１】本発明の電界効果型トランジスタアレイの一実
施例の平面図、
施例の平面図、
【図２】図１の本発明装置のＩ−Ｉ’断面図。
１ 透明基板
Ｇ ゲート電極
Ｘ 行電極
２ ＳｉＯ２膜
ＡＳ アモルファスシリコン層
Ｓ ソース電極
Ｄ ドレイン電極
Ｙ 列電極
３ 表示電極
Claims (1)
- 【請求項１】 絶縁基板、この絶縁基板表面に並列に
多数形成された行電極、この行電極に接続して電界効果
型トランジスタが形成される領域に形成されたゲート電
極、上記行電極及びゲート電極を覆って形成された絶縁
層、この絶縁層上において少なくとも電界効果型トラン
ジスタが形成される領域に形成された半導体層、この半
導体層上に形成されたソース電極及びドレイン電極、こ
のドレイン電極に連なる列電極を備え、上記半導体層は
、ソース・ゲート電極間、ドレイン・ゲート電極間及び
行・列電極間に介在し、すくなくとも該各電極間では両
電極の重畳領域を完全に包含することを特徴とした電界
効果型トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255591A JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255591A JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116031A Division JPS596578A (ja) | 1982-07-02 | 1982-07-02 | 電界効果型トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348076A true JPH04348076A (ja) | 1992-12-03 |
| JPH088365B2 JPH088365B2 (ja) | 1996-01-29 |
Family
ID=15944029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255591A Expired - Lifetime JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088365B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1991
- 1991-07-12 JP JP17255591A patent/JPH088365B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088365B2 (ja) | 1996-01-29 |
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