JPH05243571A - 電界効果型トランジスタアレイ - Google Patents
電界効果型トランジスタアレイInfo
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- JPH05243571A JPH05243571A JP17255491A JP17255491A JPH05243571A JP H05243571 A JPH05243571 A JP H05243571A JP 17255491 A JP17255491 A JP 17255491A JP 17255491 A JP17255491 A JP 17255491A JP H05243571 A JPH05243571 A JP H05243571A
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Landscapes
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Abstract
(57)【要約】
【目的】 本発明は、液晶マトリクス表示パネルの画素
ごとに設けるスイッチング素子として好適なアモルファ
スシリコン電界効果型トランジスタアレイに於て、トラ
ンジスタのソース（Ｓ）・ゲート（Ｇ）電極間、ドレイ
ン（Ｄ）・ゲート（Ｇ）電極間、及びこれらトランジス
タをマトリクス状に接続するための行・列電極の交差部
の電流リークを抑制することを目的とする。 【構成】 本発明の電界効果型トランジスタアレイによ
れば、トランジスタの絶縁膜を多相構造としたので、該
各層に喩えピンホールが発生したとしても、このポンホ
ールの発生位置が各層で一致する可能性は極めて小さく
ために、この多層構造絶縁層を貫通するピンホールの発
生は殆ど無く、ゲート電極（Ｇ）とソース（Ｓ）あるい
はドレイン電極（Ｇ）との間での電流リークは抑制され
る。
ごとに設けるスイッチング素子として好適なアモルファ
スシリコン電界効果型トランジスタアレイに於て、トラ
ンジスタのソース（Ｓ）・ゲート（Ｇ）電極間、ドレイ
ン（Ｄ）・ゲート（Ｇ）電極間、及びこれらトランジス
タをマトリクス状に接続するための行・列電極の交差部
の電流リークを抑制することを目的とする。 【構成】 本発明の電界効果型トランジスタアレイによ
れば、トランジスタの絶縁膜を多相構造としたので、該
各層に喩えピンホールが発生したとしても、このポンホ
ールの発生位置が各層で一致する可能性は極めて小さく
ために、この多層構造絶縁層を貫通するピンホールの発
生は殆ど無く、ゲート電極（Ｇ）とソース（Ｓ）あるい
はドレイン電極（Ｇ）との間での電流リークは抑制され
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型のトランジ
スタアレイに関する。
スタアレイに関する。
【０００２】
【従来の技術】近時液晶マトリクス表示パネルの画素ご
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネル
は、一方の基板に全面電極を有し、他方の基板に行列電
極を形成して各交差点にＦＥＴを設け、さらにこのＦＥ
Ｔに接続して画素となる表示電極を形成した構造を有
し、これらの２枚の基板間隙に液晶を充填したものであ
る。アモルファスシリコンＦＥＴは、透明な大型基板に
均質に形成できること、及びオン／オフ電流比が大であ
る等の利点を有し、この種パネルのスイッチング素子と
して適している。然しながらアモルファスシリコンＦＥ
Ｔを透明ガラス基板上にマトリクス状に多数整列配置さ
れた場合ソース・ドレイン電極とゲ−ト電極の間及び、
行・列電極交差部分で、リ−クを生じる惧れがある。即
ち従来よりソース・ドレイン電極とゲート電極との間に
介在させられる絶縁層として、酸化シリコンＳiＯ2やシ
リコンナイトライドＳi3Ｎ4が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約350℃以上の温度で膜付けすると
硬質のものが作製できるが、クラックが入りやすいとい
う欠点が生じる。また酸化シリコンも、約500℃以下の
熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜付け
することができるが、その膜厚を約6000Å程度に厚くし
てもなおリークが発生するという欠点がある。
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネル
は、一方の基板に全面電極を有し、他方の基板に行列電
極を形成して各交差点にＦＥＴを設け、さらにこのＦＥ
Ｔに接続して画素となる表示電極を形成した構造を有
し、これらの２枚の基板間隙に液晶を充填したものであ
る。アモルファスシリコンＦＥＴは、透明な大型基板に
均質に形成できること、及びオン／オフ電流比が大であ
る等の利点を有し、この種パネルのスイッチング素子と
して適している。然しながらアモルファスシリコンＦＥ
Ｔを透明ガラス基板上にマトリクス状に多数整列配置さ
れた場合ソース・ドレイン電極とゲ−ト電極の間及び、
行・列電極交差部分で、リ−クを生じる惧れがある。即
ち従来よりソース・ドレイン電極とゲート電極との間に
介在させられる絶縁層として、酸化シリコンＳiＯ2やシ
リコンナイトライドＳi3Ｎ4が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約350℃以上の温度で膜付けすると
硬質のものが作製できるが、クラックが入りやすいとい
う欠点が生じる。また酸化シリコンも、約500℃以下の
熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜付け
することができるが、その膜厚を約6000Å程度に厚くし
てもなおリークが発生するという欠点がある。
【０００３】かかるアモルファスＦＥＴを、液晶マトリ
クスパネルに使用し、ゲートライン200本、ドレインラ
イン250本として設計すると、ゲート・ドレイン交差点
は、50000ケ所となる。このうち、１個のＦＥＴにリー
クを生じたとすると、449個（200＋249）のＦＥＴに欠
陥を生じることとなる。このリーク現象は、空気中の塵
埃、絶縁層のピンホール、或はアモルファスシリコンの
エッチング液による浸食等に起因する。然しながら前述
の原因を解消する対策をたてたとしても、絶縁層の膜質
が悪いとなお多数のリークが発生する。ガラス基板上に
アモルファスシリコンのＦＥＴアレイを作成するには、
約500℃以下の熱処理しかすることができず、酸化シリ
コンやシリコンナイトライドを熱処理により強化するこ
とには限界があり、完全な絶縁層を得ることはできな
い。
クスパネルに使用し、ゲートライン200本、ドレインラ
イン250本として設計すると、ゲート・ドレイン交差点
は、50000ケ所となる。このうち、１個のＦＥＴにリー
クを生じたとすると、449個（200＋249）のＦＥＴに欠
陥を生じることとなる。このリーク現象は、空気中の塵
埃、絶縁層のピンホール、或はアモルファスシリコンの
エッチング液による浸食等に起因する。然しながら前述
の原因を解消する対策をたてたとしても、絶縁層の膜質
が悪いとなお多数のリークが発生する。ガラス基板上に
アモルファスシリコンのＦＥＴアレイを作成するには、
約500℃以下の熱処理しかすることができず、酸化シリ
コンやシリコンナイトライドを熱処理により強化するこ
とには限界があり、完全な絶縁層を得ることはできな
い。
【０００４】
【発明が解決しようとする課題】本発明は、このような
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、及びドレイン・ゲート電極間で
のリークを効果的に抑制できる電界効果型トランジスタ
アレイを提供するものである。
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、及びドレイン・ゲート電極間で
のリークを効果的に抑制できる電界効果型トランジスタ
アレイを提供するものである。
【０００５】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであっ
て、上記絶縁膜を２層構造としたものである。
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであっ
て、上記絶縁膜を２層構造としたものである。
【０００６】また、本発明の電界効果型トランジスタア
レイは、絶縁基板、この絶縁基板表面に並列に多数形成
された行電極、この行電極に接続して電界効果型トラン
ジスタが形成される領域に形成されたゲート電極、シリ
コン酸化膜とシリコン窒化膜の２層構造からなり、上記
行電極及びゲート電極を覆って形成された絶縁層、この
絶縁層上において少なくとも電界効果型トランジスタが
形成される領域に形成された半導体層、この半導体層上
に形成されたソース電極及びドレイン電極、このドレイ
ン電極に連なる列電極、上記ソース電極に接続する表示
電極を備えたものであって、上記半導体層を上記トラン
ジスタ位置及び上記行電極と上記列電極との交差位置に
上記絶縁膜と共に存在せしめる事によって、該絶縁膜の
膜厚を5000Å以下としたものである。
レイは、絶縁基板、この絶縁基板表面に並列に多数形成
された行電極、この行電極に接続して電界効果型トラン
ジスタが形成される領域に形成されたゲート電極、シリ
コン酸化膜とシリコン窒化膜の２層構造からなり、上記
行電極及びゲート電極を覆って形成された絶縁層、この
絶縁層上において少なくとも電界効果型トランジスタが
形成される領域に形成された半導体層、この半導体層上
に形成されたソース電極及びドレイン電極、このドレイ
ン電極に連なる列電極、上記ソース電極に接続する表示
電極を備えたものであって、上記半導体層を上記トラン
ジスタ位置及び上記行電極と上記列電極との交差位置に
上記絶縁膜と共に存在せしめる事によって、該絶縁膜の
膜厚を5000Å以下としたものである。
【０００７】
【作用】本発明の電界効果型トランジスタアレイによれ
ば、トランジスタの絶縁膜を多相構造としたので、該各
層に喩えピンホールが発生したとしても、このポンホー
ルの発生位置が各層で一致する可能性は極めて小さくた
めに、この多層構造絶縁層を貫通するピンホールの発生
は殆ど無く、ゲート電極とソースあるいはドレイン電極
との間での電流リークは抑制される。
ば、トランジスタの絶縁膜を多相構造としたので、該各
層に喩えピンホールが発生したとしても、このポンホー
ルの発生位置が各層で一致する可能性は極めて小さくた
めに、この多層構造絶縁層を貫通するピンホールの発生
は殆ど無く、ゲート電極とソースあるいはドレイン電極
との間での電流リークは抑制される。
【０００８】
【実施例】以下図に基づいて実施例を説明する。図１及
び図２において、（１）はガラス板等の透明基板、
（Ｇ）はこの透明基板（１）表面のＦＥＴ形成領域に選
択的に被着されたゲート電極で、行電極（Ｘ）に接続さ
れている。これらのゲート電極（Ｇ）及び行電極（Ｘ）
は、ＩＴＯ（Ｉndium Ｔin Ｏxide）の蒸着或はスパ
ッタにより形成される。（２）はゲート電極（Ｇ）及び
行電極（Ｘ）を覆って基板（１）表面に形成されたＳi
Ｏ2膜で、熱ＣＶＤ法或 はプラズマＣＶＤ法により約25
0〜300℃の加熱下で膜付けされる。このＳiＯ2膜（２）
の膜厚は、約1000ないし5000Åの範囲内で設定される。
これは次のような理由による。即ち、このＳiＯ2膜
（２）を、例えば約500Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０-9〜１０
-8Ａ（但しゲート電圧30Ｖ、ドレイン電圧0Ｖの場合）
と大きく、得られる電流のバラツキも１０-8〜１０-5Ａ
と大きく不安定である。特性を安定させる上からは、10
00Å程度の膜厚とするのが望ましい。一方膜厚が厚いほ
どリーク電流は小さくなるが、厚くなるほど駆動電圧、
閾値電圧は高くなり、電流も流れにくくなるので膜厚の
上限としては、約5000Åが望ましい。
び図２において、（１）はガラス板等の透明基板、
（Ｇ）はこの透明基板（１）表面のＦＥＴ形成領域に選
択的に被着されたゲート電極で、行電極（Ｘ）に接続さ
れている。これらのゲート電極（Ｇ）及び行電極（Ｘ）
は、ＩＴＯ（Ｉndium Ｔin Ｏxide）の蒸着或はスパ
ッタにより形成される。（２）はゲート電極（Ｇ）及び
行電極（Ｘ）を覆って基板（１）表面に形成されたＳi
Ｏ2膜で、熱ＣＶＤ法或 はプラズマＣＶＤ法により約25
0〜300℃の加熱下で膜付けされる。このＳiＯ2膜（２）
の膜厚は、約1000ないし5000Åの範囲内で設定される。
これは次のような理由による。即ち、このＳiＯ2膜
（２）を、例えば約500Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０-9〜１０
-8Ａ（但しゲート電圧30Ｖ、ドレイン電圧0Ｖの場合）
と大きく、得られる電流のバラツキも１０-8〜１０-5Ａ
と大きく不安定である。特性を安定させる上からは、10
00Å程度の膜厚とするのが望ましい。一方膜厚が厚いほ
どリーク電流は小さくなるが、厚くなるほど駆動電圧、
閾値電圧は高くなり、電流も流れにくくなるので膜厚の
上限としては、約5000Åが望ましい。
【０００９】（ＡＳ）は、ＳiＯ2膜（２）上のＦＥＴ形
成領域を覆って帯状にして被着されたアモルファスシリ
コン層で、ＳiＯ2膜（２）全面にプラズマＣＶＤ法によ
りアモルファスシリコンを被着した後、エッチングによ
り所定パターンに形成される。このアモルファスシリコ
ン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、かつ
ゲート電極（Ｇ）より左右（図２）に延在した形状を有
する。（Ｓ）（Ｄ）は、アモルファスシリコン層（Ａ
Ｓ）上において、ゲート電極（Ｇ）直上部に設けられた
所定間隔を隔てて配設されたソース・ドレイン電極で、
Ａｌのスパッタ等により形成される。ドレイン電極
（Ｄ）は、列電極（Ｙ）の一部が兼用される。（３）は
ＩＴＯ膜よりなる表示電極で、ソース電極（Ｓ）に接触
している。
成領域を覆って帯状にして被着されたアモルファスシリ
コン層で、ＳiＯ2膜（２）全面にプラズマＣＶＤ法によ
りアモルファスシリコンを被着した後、エッチングによ
り所定パターンに形成される。このアモルファスシリコ
ン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、かつ
ゲート電極（Ｇ）より左右（図２）に延在した形状を有
する。（Ｓ）（Ｄ）は、アモルファスシリコン層（Ａ
Ｓ）上において、ゲート電極（Ｇ）直上部に設けられた
所定間隔を隔てて配設されたソース・ドレイン電極で、
Ａｌのスパッタ等により形成される。ドレイン電極
（Ｄ）は、列電極（Ｙ）の一部が兼用される。（３）は
ＩＴＯ膜よりなる表示電極で、ソース電極（Ｓ）に接触
している。
【００１０】このような構成であれば、ソース、ドレイ
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳiＯ2膜（２）
と２層を構成しているから、ソース・ドレイン電極
（Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止さ
れる。またアモルファスシリコン層（ＡＳ）は、行・列
電極（Ｘ）（Ｙ）交差点にも介在せしめられているか
ら、この間での電流リークも同様に阻止される。
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳiＯ2膜（２）
と２層を構成しているから、ソース・ドレイン電極
（Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止さ
れる。またアモルファスシリコン層（ＡＳ）は、行・列
電極（Ｘ）（Ｙ）交差点にも介在せしめられているか
ら、この間での電流リークも同様に阻止される。
【００１１】上記実施例では、絶縁膜として、膜厚5000
Å以下のＳiＯ2膜単層を用いたが、これに代えてＳiＯ2
膜とＳi3Ｎ4膜の２層構造を使用することもできる。こ
の場合、ＳiＯ2膜の膜厚は、約1000ないし2000Å、Ｓi3
Ｎ4膜の膜厚は、約1000ないし3000Åに設定される。従
って絶縁膜全体としては約5000Å以下となる。
Å以下のＳiＯ2膜単層を用いたが、これに代えてＳiＯ2
膜とＳi3Ｎ4膜の２層構造を使用することもできる。こ
の場合、ＳiＯ2膜の膜厚は、約1000ないし2000Å、Ｓi3
Ｎ4膜の膜厚は、約1000ないし3000Åに設定される。従
って絶縁膜全体としては約5000Å以下となる。
【００１２】
【発明の効果】本発明の電界効果型トランジスタアレイ
は、以上の説明から明かのように、トランジスタの絶縁
膜を多層構造としたので、ゲート電極とソースあるいは
ドレイン電極との間でのリークが抑制され、各トランジ
スタの信頼性の向上が望める。
は、以上の説明から明かのように、トランジスタの絶縁
膜を多層構造としたので、ゲート電極とソースあるいは
ドレイン電極との間でのリークが抑制され、各トランジ
スタの信頼性の向上が望める。
【００１３】更に、行・列電極交差位置にも両電極間に
絶縁膜に加えて半導体層を設けることにより薄い絶縁膜
を使用しながらも十分な電極間の絶縁を実現できる。
絶縁膜に加えて半導体層を設けることにより薄い絶縁膜
を使用しながらも十分な電極間の絶縁を実現できる。
【図１】本発明の電界効果型トランジスタアレイの一実
施例の平面図、
施例の平面図、
【図２】図１の本発明装置のＩ−Ｉ’断面図。
１ 透明基板 Ｇ ゲート電極 Ｘ 行電極 ２ ＳiＯ2膜 ＡＳ アモルファスシリコン層 Ｓ ソース電極 Ｄ ドレイン電極 Ｙ 列電極 ３ 表示電極
Claims (2)
- 【請求項１】 絶縁基板、この絶縁基板表面に並列に多
数形成された行電極、この行電極に接続して電界効果型
トランジスタが形成される領域に形成されたゲート電
極、上記行電極及びゲート電極を覆って形成された絶縁
層、この絶縁層上において少なくとも電界効果型トラン
ジスタが形成される領域に形成された半導体層、この半
導体層上に形成されたソース電極及びドレイン電極、こ
のドレイン電極に連なる列電極を備え、上記絶縁膜を２
層構造としたことを特徴とする電界効果型トランジスタ
アレイ。 - 【請求項２】 絶縁基板、この絶縁基板表面に並列に多
数形成された行電極、この行電極に接続して電界効果型
トランジスタが形成される領域に形成されたゲート電
極、シリコン酸化膜とシリコン窒化膜の２層構造からな
り、上記行電極及びゲート電極を覆って形成された絶縁
層、この絶縁層上において少なくとも電界効果型トラン
ジスタが形成される領域に形成されたシリコン半導体
層、この半導体層上に形成されたソース電極及びドレイ
ン電極、このドレイン電極に連なる列電極を備え、 上記半導体層を上記トランジスタ位置及び上記行電極と
上記列電極との交差位置に上記絶縁膜と共に存在せし
め、この絶縁膜の膜厚を約5000Å以下とすることを特徴
とした電界効果型トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255491A JPH05243571A (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255491A JPH05243571A (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243571A true JPH05243571A (ja) | 1993-09-21 |
Family
ID=15944012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255491A Pending JPH05243571A (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243571A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
-
1991
- 1991-07-12 JP JP17255491A patent/JPH05243571A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
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