JPH088365B2 - 電界効果型トランジスタアレイ - Google Patents
電界効果型トランジスタアレイInfo
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- JPH088365B2 JPH088365B2 JP17255591A JP17255591A JPH088365B2 JP H088365 B2 JPH088365 B2 JP H088365B2 JP 17255591 A JP17255591 A JP 17255591A JP 17255591 A JP17255591 A JP 17255591A JP H088365 B2 JPH088365 B2 JP H088365B2
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- 230000005669 field effect Effects 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 25
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果型のトランジ
スタアレイに関する。
スタアレイに関する。
【０００２】
【従来の技術】近時液晶マトリクス表示パネルの画素ご
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネル
は、一方の基板に全面電極を有し、他方の基板に行列電
極を形成して各交差点にＦＥＴを設け、さらにこのＦＥ
Ｔに接続して画素となる表示電極を形成した構造を有
し、これらの２枚の基板間隙に液晶を充填したものであ
る。アモルファスシリコンＦＥＴは、透明な大型基板に
均質に形成できること、及びオン／オフ電流比が大であ
る等の利点を有し、この種パネルのスイッチング素子と
して適している。然しながらアモルファスシリコンＦＥ
Ｔを透明ガラス基板上にマトリクス状に多数整列配置さ
れた場合ソース・ドレイン電極とゲ−ト電極の間及び、
行・列電極交差部分で、リ−クを生じる惧れがある。即
ち従来よりソース・ドレイン電極とゲート電極との間に
介在させられる絶縁層として、酸化シリコンＳiＯ2やシ
リコンナイトライドＳi3Ｎ4が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約350℃以上の温度で膜付けすると
硬質のものが作製できるが、クラックが入りやすいとい
う欠点が生じる。また酸化シリコンも、約500℃以下の
熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜付け
することができるが、その膜厚を約6000Å程度に厚くし
てもなおリークが発生するという欠点がある。
とに設けるスイッチング素子としてアモルファスシリコ
ンを用いた電界効果型トランジスタ（ＦＥＴ）を使用す
る研究がなされている。この種液晶マトリクスパネル
は、一方の基板に全面電極を有し、他方の基板に行列電
極を形成して各交差点にＦＥＴを設け、さらにこのＦＥ
Ｔに接続して画素となる表示電極を形成した構造を有
し、これらの２枚の基板間隙に液晶を充填したものであ
る。アモルファスシリコンＦＥＴは、透明な大型基板に
均質に形成できること、及びオン／オフ電流比が大であ
る等の利点を有し、この種パネルのスイッチング素子と
して適している。然しながらアモルファスシリコンＦＥ
Ｔを透明ガラス基板上にマトリクス状に多数整列配置さ
れた場合ソース・ドレイン電極とゲ−ト電極の間及び、
行・列電極交差部分で、リ−クを生じる惧れがある。即
ち従来よりソース・ドレイン電極とゲート電極との間に
介在させられる絶縁層として、酸化シリコンＳiＯ2やシ
リコンナイトライドＳi3Ｎ4が使用され、その膜質の均
質化及び膜厚を厚くすることにより、前述の欠点を生じ
ない絶縁層を形成すべく努力がなされている。然しシリ
コンナイトライドは約350℃以上の温度で膜付けすると
硬質のものが作製できるが、クラックが入りやすいとい
う欠点が生じる。また酸化シリコンも、約500℃以下の
熱ＣＶＤ法、スパッタ、プラズマＣＶＤ法により膜付け
することができるが、その膜厚を約6000Å程度に厚くし
てもなおリークが発生するという欠点がある。
【０００３】かかるアモルファスＦＥＴを、液晶マトリ
クスパネルに使用し、ゲートライン200本、ドレインラ
イン250本として設計すると、ゲート・ドレイン交差点
は、50000ケ所となる。このうち、１個のＦＥＴにリー
クを生じたとすると、449個（200＋249）のＦＥＴに欠
陥を生じることとなる。このリーク現象は、空気中の塵
埃、絶縁層のピンホール、或はアモルファスシリコンの
エッチング液による浸食等に起因する。然しながら前述
の原因を解消する対策をたてたとしても、絶縁層の膜質
が悪いとなお多数のリークが発生する。ガラス基板上に
アモルファスシリコンのＦＥＴアレイを作成するには、
約500℃以下の熱処理しかすることができず、酸化シリ
コンやシリコンナイトライドを熱処理により強化するこ
とには限界があり、完全な絶縁層を得ることはできな
い。
クスパネルに使用し、ゲートライン200本、ドレインラ
イン250本として設計すると、ゲート・ドレイン交差点
は、50000ケ所となる。このうち、１個のＦＥＴにリー
クを生じたとすると、449個（200＋249）のＦＥＴに欠
陥を生じることとなる。このリーク現象は、空気中の塵
埃、絶縁層のピンホール、或はアモルファスシリコンの
エッチング液による浸食等に起因する。然しながら前述
の原因を解消する対策をたてたとしても、絶縁層の膜質
が悪いとなお多数のリークが発生する。ガラス基板上に
アモルファスシリコンのＦＥＴアレイを作成するには、
約500℃以下の熱処理しかすることができず、酸化シリ
コンやシリコンナイトライドを熱処理により強化するこ
とには限界があり、完全な絶縁層を得ることはできな
い。
【０００４】
【発明が解決しようとする課題】本発明は、このような
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、ドレイン・ゲート電極間及び行
・列電極間にリークを抑制する電界効果型トランジスタ
アレイを提供するものである。
欠点を解消すべくなされたものであり、トランジスタの
ソース・ゲート電極間、ドレイン・ゲート電極間及び行
・列電極間にリークを抑制する電界効果型トランジスタ
アレイを提供するものである。
【０００５】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであっ
て、上記半導体層は、ソース・ゲート電極間、ドレイン
・ゲート電極間及び行・列電極間に介在し、すくなくと
も該各電極間では両電極の重畳領域を完全に包含する。
ンジスタアレイは、絶縁基板、この絶縁基板表面に並列
に多数形成された行電極、この行電極に接続して電界効
果型トランジスタが形成される領域に形成されたゲート
電極、上記行電極及びゲート電極を覆って形成された絶
縁層、この絶縁層上において少なくとも電界効果型トラ
ンジスタが形成される領域に形成された半導体層、この
半導体層上に形成されたソース電極及びドレイン電極、
このドレイン電極に連なる列電極を備えたものであっ
て、上記半導体層は、ソース・ゲート電極間、ドレイン
・ゲート電極間及び行・列電極間に介在し、すくなくと
も該各電極間では両電極の重畳領域を完全に包含する。
【０００６】
【作用】本発明の電界効果型トランジスタアレイによれ
ば、ソース・ゲート電極間、ドレイン・ゲート電極間及
び行・列電極間の、少なくとも両電極の重畳領域を完全
に包含するようアモルファスシリコン層を形成している
ので、上記各両極間には通常の絶縁膜にこのアモルファ
スシリコン層を加えた２層の絶縁膜が必ず存在する事に
なる。
ば、ソース・ゲート電極間、ドレイン・ゲート電極間及
び行・列電極間の、少なくとも両電極の重畳領域を完全
に包含するようアモルファスシリコン層を形成している
ので、上記各両極間には通常の絶縁膜にこのアモルファ
スシリコン層を加えた２層の絶縁膜が必ず存在する事に
なる。
【０００７】
【実施例】以下図に基づいて実施例を説明する。図１及
び図２において、（１）はガラス板等の透明基板、
（Ｇ）はこの透明基板（１）表面のＦＥＴ形成領域に選
択的に被着されたゲート電極で、行電極（Ｘ）に接続さ
れている。これらのゲート電極（Ｇ）及び行電極（Ｘ）
は、ＩＴＯ（Ｉndium Ｔin Ｏxide）の蒸着或はスパ
ッタにより形成される。（２）はゲート電極（Ｇ）及び
行電極（Ｘ）を覆って基板（１）表面に形成されたＳi
Ｏ2膜で、熱ＣＶＤ法或 はプラズマＣＶＤ法により約25
0〜300℃の加熱下で膜付けされる。このＳiＯ2膜（２）
の膜厚は、約1000ないし5000Åの範囲内で設定される。
これは次のような理由による。即ち、このＳiＯ2膜
（２）を、例えば約500Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０-9〜１０
-8Ａ（但しゲート電圧30Ｖ、ドレイン電圧0Ｖの場合）
と大きく、得られる電流のバラツキも１０-8〜１０-5Ａ
と大きく不安定である。特性を安定させる上からは、10
00Å程度の膜厚とするのが望ましい。一方膜厚が厚いほ
どリーク電流は小さくなるが、厚くなるほど駆動電圧、
閾値電圧は高くなり、電流も流れにくくなるので膜厚の
上限としては、約5000Åが望ましい。
び図２において、（１）はガラス板等の透明基板、
（Ｇ）はこの透明基板（１）表面のＦＥＴ形成領域に選
択的に被着されたゲート電極で、行電極（Ｘ）に接続さ
れている。これらのゲート電極（Ｇ）及び行電極（Ｘ）
は、ＩＴＯ（Ｉndium Ｔin Ｏxide）の蒸着或はスパ
ッタにより形成される。（２）はゲート電極（Ｇ）及び
行電極（Ｘ）を覆って基板（１）表面に形成されたＳi
Ｏ2膜で、熱ＣＶＤ法或 はプラズマＣＶＤ法により約25
0〜300℃の加熱下で膜付けされる。このＳiＯ2膜（２）
の膜厚は、約1000ないし5000Åの範囲内で設定される。
これは次のような理由による。即ち、このＳiＯ2膜
（２）を、例えば約500Å程度と薄くするとＦＥＴの特
性が不安定となり、またオフ時の暗電流が１０-9〜１０
-8Ａ（但しゲート電圧30Ｖ、ドレイン電圧0Ｖの場合）
と大きく、得られる電流のバラツキも１０-8〜１０-5Ａ
と大きく不安定である。特性を安定させる上からは、10
00Å程度の膜厚とするのが望ましい。一方膜厚が厚いほ
どリーク電流は小さくなるが、厚くなるほど駆動電圧、
閾値電圧は高くなり、電流も流れにくくなるので膜厚の
上限としては、約5000Åが望ましい。
【０００８】（ＡＳ）は、ＳiＯ2膜（２）上のＦＥＴ形
成領域を覆って帯状にして被着されたアモルファスシリ
コン層で、ＳiＯ2膜（２）全面にプラズマＣＶＤ法によ
りアモルファスシリコンを被着した後、エッチングによ
り所定パターンに形成される。このアモルファスシリコ
ン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、かつ
ゲート電極（Ｇ）より左右（図２）に延在した形状を有
する。（Ｓ）（Ｄ）は、アモルファスシリコン層（Ａ
Ｓ）上において、ゲート電極（Ｇ）直上部に設けられた
所定間隔を隔てて配設されたソース・ドレイン電極で、
Ａｌのスパッタ等により形成される。ドレイン電極
（Ｄ）は、列電極（Ｙ）の一部が兼用される。
成領域を覆って帯状にして被着されたアモルファスシリ
コン層で、ＳiＯ2膜（２）全面にプラズマＣＶＤ法によ
りアモルファスシリコンを被着した後、エッチングによ
り所定パターンに形成される。このアモルファスシリコ
ン層（ＡＳ）は、ゲート電極（Ｇ）を完全に覆い、かつ
ゲート電極（Ｇ）より左右（図２）に延在した形状を有
する。（Ｓ）（Ｄ）は、アモルファスシリコン層（Ａ
Ｓ）上において、ゲート電極（Ｇ）直上部に設けられた
所定間隔を隔てて配設されたソース・ドレイン電極で、
Ａｌのスパッタ等により形成される。ドレイン電極
（Ｄ）は、列電極（Ｙ）の一部が兼用される。
【０００９】従って、ゲート電極（Ｇ）とソース・ドレ
イン電極（Ｓ）（Ｄ）の重畳領域は図１の平面図から明
らかなように、余す所なく完全にアモルファスシリコン
層（ＡＳ）にて包含されることになる。
イン電極（Ｓ）（Ｄ）の重畳領域は図１の平面図から明
らかなように、余す所なく完全にアモルファスシリコン
層（ＡＳ）にて包含されることになる。
【００１０】尚、（３）はＩＴＯ膜よりなる表示電極
で、ソース電極（Ｓ）に接触している。
で、ソース電極（Ｓ）に接触している。
【００１１】このような構成であれば、ソース、ドレイ
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳiＯ2膜（２）
と２層を構成しているから、ソース・ドレイン電極
（Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止さ
れる。またアモルファスシリコン層（ＡＳ）は、行・列
電極（Ｘ）（Ｙ）交差点でも、図２から明らかな如く、
上下両電極の少なくとも重畳部分に完全に介在するか
ら、この間での電流リークも同様に阻止される。
ン電極（Ｓ）（Ｄ）とゲート電極（Ｇ）との間にはアモ
ルファスシリコン層（ＡＳ）が延在し、ＳiＯ2膜（２）
と２層を構成しているから、ソース・ドレイン電極
（Ｓ）（Ｄ）とゲート電極（Ｇ）間でのリークは阻止さ
れる。またアモルファスシリコン層（ＡＳ）は、行・列
電極（Ｘ）（Ｙ）交差点でも、図２から明らかな如く、
上下両電極の少なくとも重畳部分に完全に介在するか
ら、この間での電流リークも同様に阻止される。
【００１２】上記実施例では、絶縁膜としてＳiＯ2膜単
層を用いたが、これに代えてＳiＯ2膜とＳi3Ｎ4膜の２
層構造を使用することもできる。この場合、ＳiＯ2膜の
膜厚は、約1000ないし2000Å、Ｓi3Ｎ4膜の膜厚は、約1
000ないし3000Åに設定される。
層を用いたが、これに代えてＳiＯ2膜とＳi3Ｎ4膜の２
層構造を使用することもできる。この場合、ＳiＯ2膜の
膜厚は、約1000ないし2000Å、Ｓi3Ｎ4膜の膜厚は、約1
000ないし3000Åに設定される。
【００１３】
【発明の効果】本発明の電界効果型トランジスタアレイ
は、以上の説明から明らかのように、ソース、ドレイン
電極の各電極とゲート電極との間の電極重畳領域には、
余すところなく完全にアモルファスシリコン層が延在
し、通常絶縁膜に加えて、多層の絶縁膜を構成している
から、ソース・ドレイン電極とゲート電極間でのリーク
は阻止される。またアモルファスシリコン層は、行・列
電極交差点にも少なくとも両電極の重畳部分に完全に介
在するから、この間での電流リークも同様に阻止され
る。また、列電極下に帯状に半導体膜を形成してあるの
で、列電極が段差により断線することが少なくなり、絶
縁膜の欠陥があってもゲート電極が半導体膜の加工の際
に断線することが減少するという長所がある。
は、以上の説明から明らかのように、ソース、ドレイン
電極の各電極とゲート電極との間の電極重畳領域には、
余すところなく完全にアモルファスシリコン層が延在
し、通常絶縁膜に加えて、多層の絶縁膜を構成している
から、ソース・ドレイン電極とゲート電極間でのリーク
は阻止される。またアモルファスシリコン層は、行・列
電極交差点にも少なくとも両電極の重畳部分に完全に介
在するから、この間での電流リークも同様に阻止され
る。また、列電極下に帯状に半導体膜を形成してあるの
で、列電極が段差により断線することが少なくなり、絶
縁膜の欠陥があってもゲート電極が半導体膜の加工の際
に断線することが減少するという長所がある。
【図１】本発明の電界効果型トランジスタアレイの一実
施例の平面図、
施例の平面図、
【図２】図１の本発明装置のＩ−Ｉ’断面図。
１ 透明基板 Ｇ ゲート電極 Ｘ 行電極 ２ ＳiＯ2膜 ＡＳ アモルファスシリコン層 Ｓ ソース電極 Ｄ ドレイン電極 Ｙ 列電極 ３ 表示電極
Claims (1)
- 【請求項１】 絶縁基板、この絶縁基板表面に並列に多
数形成された行電極、この行電極に接続して電界効果型
トランジスタが形成される領域に形成されたゲート電
極、上記行電極及びゲート電極を覆って形成された絶縁
層、この絶縁層上において少なくとも電界効果型トラン
ジスタが形成される領域に形成された半導体層、この半
導体層上に形成されたソース電極及びドレイン電極、こ
のドレイン電極に連なる列電極を備え、 上記半導体層は、ソース・ゲート電極間、ドレイン・ゲ
ート電極間及び行・列電極間に介在し、すくなくとも該
各電極間では両電極の重畳領域を完全に包含して、且つ
前記列電極下に帯状に被着されていることを特徴とした
電界効果型トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255591A JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255591A JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116031A Division JPS596578A (ja) | 1982-07-02 | 1982-07-02 | 電界効果型トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348076A JPH04348076A (ja) | 1992-12-03 |
| JPH088365B2 true JPH088365B2 (ja) | 1996-01-29 |
Family
ID=15944029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255591A Expired - Lifetime JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088365B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1991
- 1991-07-12 JP JP17255591A patent/JPH088365B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348076A (ja) | 1992-12-03 |
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