JPH04348285A - 検査用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は検査用集積回路に関し、
特にディジタル大規模半導体集積回路（以下ＬＳＩ）の
電気的性能を検査するための検査用集積回路に関する。

【０００２】

【従来の技術】従来、ＬＳＩを検査する場合には、メー
カ側は汎用テスタ又は専用テスタで行ない、ユーザ側は
システム全体あるいは機能ブロック単位の動作チェック
により、ＬＳＩが良品であるか否かを検査することが一
般的であった。

【０００３】近時、電子機器のＬＳＩ化率が高く、ＬＳ
Ｉ個々の回路規模が大きくなり、メーカ側においても、
必らずしも回路動作のすべての組合わせを検査できてい
るとは言えず、不完全な動作チェックによる不良品の混
入出荷が存在していた。

【０００４】従来の、ＬＳＩ検査システムは、図５に示
すように、ＬＳＩの回路設計（Ｐ１）終了後、回路設計
の検証のためのシミュレーションを実施するためのシミ
ュレーションパターンを作成（Ｐ３）し、その結果を踏
まえてさらに検査用の動作チェックパターンを作成（Ｐ
３）する。この検査用パターンを汎用テスタの使用言語
に変換し（Ｐ４）、汎用テスタによるＬＳＩ検査（Ｐ５
）を行うというものであった。

【０００５】通常、検査用の動作チェックパターンを作
成する際には、実使用動作を考え、不良混入率をできる
限り抑えられるような動作チェックパターンを作成して
いるが、数万〜数十万素子レベルのＬＳＩになり、さら
にユーザが増えれば増えるほど回路動作の組合わせも種
々雑多となり、完璧な動作チェックパターンを作成する
ことは不可能に近い。

【０００６】このことから、不良混入率が増大し、ユー
ザからのクレームを受ける頻度が高まる傾向にあること
が予想される。

【０００７】このユーザからのクレームに対して、従来
のＬＳＩ検出システムでは、不良が発生した原因を解析
し、その不良原因を発見するための動作チェック項目が
検査パターンに有るか否かを調べ、その項目が抜けてい
れば、その回路動作の組合わせを検査パターンに反映し
直し、検査フローにのせるというものであった。

【０００８】

【発明が解決しようとする課題】上述した従来のＬＳＩ
検査システムは、大規模化，多品種化及びユーザの多様
化に対し、検査方法が必ずしも完全ではないため増大す
る不良等のユーザクレームに対応して検査項目の追加等
の改善をする場合に、検査対象のＬＳＩの詳細な回路動
作及びその検査方法に関する詳細な知識を必要とするが
、そのような人材は極めて限定されるので、常に十分な
対応が短時間で実施できるとはかぎらないという問題点
を有していた。

【０００９】本発明の目的は、検査対象のＬＳＩの詳細
な回路動作及びその検査方法に関する詳細な知識を有し
なくても、不良等のユーザクレームに即座に対応できる
ようなツールとしての検査用集積回路を提供することに
ある。

【００１０】

【課題を解決するための手段】本発明の検査用集積回路
は、予め定めた検査対象集積回路の動作チェック用の検
査パターンデータを格納したメモリセルアレイと前記検
査パターンデータ読出し用のデータラッチと入出力バッ
ファとを有する電気的書込み及び消去が可能なメモリ部
を備える検査用集積回路において、前記メモリ部は、前
記メモリセルアレイから前記データラッチに読出した前
記検査パターンデータと前記入出力バッファに格納した
検査対象集積回路の出力データである被検査データとを
比較する比較回路と、前記比較回路の比較結果データを
出力する比較回路出力ポートと、前記被検査データを前
記入出力バッファに入力する入出力ポートとを備えて構
成されている。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は本発明の検査用集積回路の一実施例
を示すブロック図である。

【００１３】本実施例の検査用集積回路は、図１に示す
ように、コントローラ１と、メモリ部２とを備えて構成
される。

【００１４】コントローラ１は、メモリ部２のデータ書
込み，読出し，アドレス及び入出力切換等の制御を行な
う。

【００１５】メモリ部２は、電気的に書込み及び消去が
可能な周知のＤＲＡＭあるいはＳＲＡＭ等を用いており
、Ｘデコーダ２１と、Ｙデコーダ２２と、メモリセルア
レイ２３と、Ｙセレクタ２４と、データラッチ２５と、
入出力バッファ２６と、比較回路２７と、データ入出力
ポート２８と、比較回路出力ポート２９とを含んで構成
される。

【００１６】Ｘデコーダ２１と、Ｙデコーダ２２は、メ
モリセルアレイ２６の書込み読出し用のそれぞれＸ，Ｙ
アドレスをデコードするデコーダであり、コントローラ
１により制御される。

【００１７】メモリセルアレイ２３は、検査対象ＬＳＩ
の動作チェック用の検査パターンデータを格納している
。

【００１８】データラッチ２５は、メモリセルアレイ２
３から読出した出力データをラッチするものである。

【００１９】入出力バッファ２６は、メモリセルアレイ
２３に格納した検査パターンデータを読出すときの出力
バッファ及び外部からメモリセルアレイ２３にデータを
書込むときの入力バッファである。

【００２０】比較回路２７は、データラッチ２５に読出
した検査対象ＬＳＩの動作チェック用の検査パターンデ
ータと、被検査ＬＳＩの出力データとを比較するための
回路である。比較回路２７の細部については後述する。

【００２１】データ入出力ポート２８は、被検査ＬＳＩ
の出力データを入出力するためのポートである。なお、
データ入出力ポート２８の入出力端子数は、被検査ＬＳ
Ｉの入出力端子数と同数あるいはそれ以上である。

【００２２】比較回路出力ポート２９は、比較回路２７
の比較結果データを出力するためのポートである。

【００２３】図２は、比較回路２７の一例を示すブロッ
ク図である。

【００２４】図２において、比較回路２７は、２つのセ
レクタ２７１，２７２と、出力バッファ２７３と、コン
パレータ２７４とから構成されている。

【００２５】セレクタ２７１は、比較回路２７の入力側
にあり、入出力（Ｉ／Ｏ）切換及びデータラッチ２５か
らの出力データをコンパレータ２７４に入力するか又は
直接出力バッファ２７３に入力するかを切換える選択回
路である。

【００２６】セレクタ２７２は、比較回路２７の出力側
にあり、コンパレータ２７４の出力データを出力バッフ
ァ２７３に入力するか否かを切換える選択回路である。

【００２７】出力バッファ２７３は、コンパレータ２７
４の出力を出力ポートに出力するためのものである。

【００２８】コンパレータ２７４は、検査対象ＬＳＩの
動作チェック用の検査パターンデータと、被検査ＬＳＩ
の出力データとをビット毎に比較するための回路である
。

【００２９】次に、本実施例の動作について説明する。

【００３０】図３は図１のメモリセルアレイ２３のアド
レス割り付けの一例を示した図である。

【００３１】図２において、本集積回路を使用するのに
必要な各入出力端子のアドレス割りつけ等の初期条件を
設定する条件設定エリア２３１を除いた領域に、各入出
力端子毎のデータエリア２３２〜２３６を設けている。 この、条件設定は本集積回路を使用するに当って、先ず
最初にデータとして書き込んでおく必要がある。

【００３２】本集積回路の使用方法は、ユーザのシステ
ムにおいて、ある任意のＬＳＩ（検査対象ＬＳＩ）が機
能不良であると判明した場合は、まず本集積回路をユー
ザシステムに搭載されているＬＳＩ（被検査ＬＳＩ）に
直結する。次に不良が発生する機能の入力データ及び被
検査ＬＳＩからの出力データを順次本集積回路のメモリ
部２３に書込んでいき、パターンデータとして蓄積する
。又、良品の検査対象ＬＳＩについても同様に実施し、
良品パターンデータを蓄積する。

【００３３】この良品及び不良品のパターンデータを有
する集積回路と不良サンプルを解析する。解析の結果、
この不良が動作チェックもれのためであると確認できた
場合には、直ちに集積回路からのデータの入出力パター
ンを汎用テスタの言語へ変換し、検査フローへフィード
バックすることを可能とするものである。

【００３４】また、通常の汎用テスタを使用しない場合
には、図２の比較器において、出力ビットラインに相当
するセレクタ２７１の切換をＡ側にし、セレクタ２７２
の切換をＤ側にすることで、本集積回路のメモリセルア
レイ２３に格納されている出力パターンデータと被検査
ＬＳＩの出力データとを比較し、その結果が出力ポート
２９より出力される。したがって、本集積回路と被検査
ＬＳＩの２個だけで良品判定検査を実施する簡易テスタ
が構成できる。このことはＬＳＩの回路を知らなくても
検査を実施することが容易であり、又ユーザにおいても
、受け入れ時の検査の簡便化に利用できる。

【００３５】次に、本発明の第二の実施例について説明
する。

【００３６】図４は、本発明の第二の実施例を示す比較
回路３０のブロック図である。

【００３７】第一の実施例の比較回路２７に対する本実
施例の比較回路３０の相違点は、比較結果出力であるセ
レクタ２７２の出力を、ビット毎のデータをそのまま出
力する出力バッファ２７３の代りに、各ビットのデータ
をひとまとめにするＡＮＤ回路３０１に入力することで
ある。したがって、検査対象ＬＳＩの動作チェック用の
検査パターンデータと、被検査ＬＳＩの出力データとを
ビット毎に比較した比較結果出力において１ビットでも
異なれば、ＡＮＤ回路３０１によるＡＮＤは取れないの
で比較結果は違うという出力がなされる。

【００３８】すなわち、本集積回路のメモリセルアレイ
２３に格納された検査対象ＬＳＩの動作チェック用の検
査パターンデータと、被検査ＬＳＩの出力データとの比
較において、いずれかの１端子でも違うデータが検出さ
れた時点で比較結果出力にその結果が示されることにな
る。

【００３９】これは、第一の実施例の比較回路では、全
ての出力端子に対して比較結果を出力するため、どの出
力端子のデータが違うデータを出力したかが検出できる
が、本集積回路の端子数がその分必要である。

【００４０】これに対して、本実施例の比較回路では、
どの出力端子が違うデータを出力したのかは不明である
が、各出力端子との比較結果のＡＮＤを取っているため
、出力端子数は少なくなるという利点がある。又、この
方が良品判定用の簡易テスタとしては構成が簡単である
。

【００４１】

【発明の効果】以上説明したように、本発明の検査用集
積回路は、メモリ部に格納した検査データと検査対象集
積回路からのデータとを比較する比較回路を備えること
により、大規模集積回路を検査するためのツールとして
、検査項目上の動作チェックパターンの不足等による不
良事故等の問題点発生に対して迅速な対応が可能になる
という効果がある。したがって、不良等のユーザクレー
ムに対応して検査項目の追加等の改善をする場合に、検
査対象集積回路の詳細な回路動作及びその検査方法に関
する詳細な知識を必要としなくても十分な対応が短時間
で実施できるという効果を有している。

【００４２】また、メモリ部に格納した検査データと検
査対象集積回路からのデータとを比較することにより良
品判定検査を実施する簡易テスタを構成できるという効
果がある。

【図面の簡単な説明】

【図１】本発明の検査用集積回路の一実施例を示すブロ
ック図である。

【図２】本実施例の比較回路の一例を示すブロック図で
ある。

【図３】本実施例のメモリセルアレイのアドレス区分の
一例を示すブロック図である。

【図４】本発明の第二の実施例の比較回路の一例を示す
ブロック図である。

【図５】従来の大規模集積回路の検査システムの一例を
示すフローチャートである。

【符号の説明】

１　　　　コントローラ ２　　　　メモリ部 ２１　　　　Ｘデコーダ ２２　　　　Ｙデコーダ ２３　　　　メモリセルアレイ ２４　　　　Ｙセレクタ ２５　　　　データラッチ ２６　　　　入出力バッファ ２７，３０　　　　比較回路 ２８　　　　データ入出力ポート ２９　　　　比較回路出力ポート ２３１　　　　条件設定エリア ２３２〜２３６　　　　パターンエリア２７１，２７２
　　　　セレクタ ２７３，３０２　　　　出力バッファ ２７４　　　　コンパレータ ３０１　　　　ＡＮＤ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　予め定めた検査対象集積回路の動作チ
   ェック用の検査パターンデータを格納したメモリセルア
   レイと前記検査パターンデータ読出し用のデータラッチ
   と入出力バッファとを有する電気的書込み及び消去が可
   能なメモリ部を備える検査用集積回路において、前記メ
   モリ部は、前記メモリセルアレイから前記データラッチ
   に読出した前記検査パターンデータと前記入出力バッフ
   ァに格納した検査対象集積回路の出力データである被検
   査データとを比較する比較回路と、前記比較回路の比較
   結果データを出力する比較回路出力ポートと、前記被検
   査データを前記入出力バッファに入力する入出力ポート
   とを備えることを特徴とする検査用集積回路。
2. 【請求項２】　　前記比較回路は、前記検査パターンデ
   ータと前記被検査データとをビット毎に比較するコンパ
   レータ回路と、前記コンパレータ回路の出力を前記比較
   回路出力ポートに出力する出力バッファと、前記入出力
   バッファ又は前記データラッチからのいずれかのデータ
   入力を選択するとともに前記データラッチからの出力デ
   ータを前記コンパレータ回路又は前記出力バッファのい
   ずれかに切換えて入力する第一の選択回路と、前記コン
   パレータの出力データを前記出力バッファに入力するか
   否かを切換える第二の選択回路とを備えることを特徴と
   する請求項１記載の検査用集積回路。