JPS5943765B2

JPS5943765B2 - 半導体集積回路

Info

Publication number: JPS5943765B2
Application number: JP55100370A
Authority: JP
Inventors: 万企就小林; 峰次郎野島; 敦小林
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-07-22
Filing date: 1980-07-22
Publication date: 1984-10-24
Also published as: JPS5725021A

Description

【発明の詳細な説明】この発明は発振回路を備えた半導体集積回路に係り、特
に消費電力の節減を図つた改良に関する。

１チップマイクロコンピュータ等の集積回路においては
集積度が飛躍的に高められ、各種機能のオンチップ化が
進んでいる。

そしてほとんどの１チップマイクロコンピュータが発振
回路を内蔵しており、外部端子に水晶振動子あるいは抵
抗およびコンデンサ等の受動素子を外付けするだけで基
本クロック信号が得られるようになつている。一方、相
補ＭＯＳ形集積回路のように低消費電力で動作し得るも
のでは、保持モード時に、内部動作を停止させてさらに
低消費電力化を達成させている。第１図は上記保持モー
ド時に内部動作を停止させて低消費電力化を図つた従来
の集積回路の構成図であり、１チップマイクロコンピュ
ータの例が示されている。

図において１は発振回路である。この発振回路１は集積
回路内に設けられたインバータ２および抵抗３と、外部
端子４、５に外付けされた抵抗６、水晶振動子Ｔおよび
コンデンサ８、９からなる発振帰還回路Ｕとから構成さ
れている。この発振回路１から出力されるクロックパル
スはタイミングジェネレータ１１に送られる。タイミン
グジェネレータ１１は上記クロックパルスをもとにして
各種制御に必要なタイミング信号をＪ順次出力するよ
うになつている。このような構成において、いまこの１
チップマイクロコンピュータの電源電圧が規定値よりも
低下して誤動作を起こす恐れがある場合には、図示しな
いステータスレジスタの所定フラグＨに゛゛１’’門
信号をたてる。

この後、このＨフラグの信号がタイミングジェネレータ
１１に入力すると、タイミングジェネレータ１１はタイ
ミング信号の出力を停止するため、このマイクロコンピ
ユータは動作モードから保持モードとなり、スタンバイ
状態になつて低消費電力状態に設定されるのである。し
かしながら保持モードになると、演算処理回路等内部の
動作は停止するが発振回路１は動作モード時と同じよう
に発振し続ける。ところで一般に、発振回路１における
発振周波数は内部の動作周波数に比べて同じかまたは速
い。

このため周波数等の発振条件によつては、発振回路１で
消費される電力の方が内部の動作で消費される電力より
も大きくなる場合があり、また内部を保持モードにして
動作を停止させても発振のために消費される電力は減ら
ないため、従来では低消費電力化はさほど期待すること
ができないという欠点がある。この発明は上記のような
事情を考慮してなされたものであり、その目的とすると
ころは、保持モードの際に発振回路の発振動作を停止す
ることにより低消費電力化を図つた半導体集積回路を提
供することにある。

以下、図面を参照してこの発明の一実施例を説明する。

第２図はこの発明に係る半導体集積回路の一実施例のプ
ロツク構成図であり、従来と同様に１チツプマイクロコ
ンピユータの例が示されている。プログラムカウンタ（
ＰＣ）２１はＲＯＭ２２をアドレス指定するためのもの
であり、その出力はＲＯＭ２２に送られる。

ＲＯＭ２２は予めプログラムを記憶していて、上記プロ
グラムカウンタ２１の出力に応じたアドレス領域内に記
憶しているプログラムデータを読み出し、この読み出さ
れたプログラムデ゛一タは命令レジスタ（ＩＲ）２３に
送られる。

命令レジスタ２３はＲＯＭ２２から読み出されたプログ
ラムデータをいつたん記憶するとともにその後出力し、
この出力は命令デコーダ（ＩＤ）２４に送られる。

命令デコーダ２４は上記命令レジスタ２３から送られる
プログラムデータを解読して各種匍脚信号を発生するよ
うになつている。

ＲＡＭ２５はバスライン２６から送られるデータを記憶
するとともに、予め記憶しているデータを読み出してバ
スライン２６に出力するようになつていて、そのアドレ
ス指定はＲＡＭアドレスレノジスタ（ＲＲ）２７によつ
て行なわれるようになつている。

アキユムレータ（ＡＣＣ）２８はバスライン２６から送
られるデータをいつたん記憶するとともにその記憶デー
タを算術論理演算器２９に送るようになつている。

ステータスレジスタ（ＳＲ）３０はその内部にこのマイ
クロコンピユータの動作モードおよび保持モードを決定
するためのＨフラグを含むいくつかのフラグを持つてい
て、バスライン２６から送られるデータに応じて各フラ
グが制御されるようになつているとともに、そのうちの
Ｈフラグは後述するカウンタが所定数のパルスをカウン
トしその出力が立上つた時点で下げられるようになつて
いる。

上記算術論理演算器２９にはまたバスライン２６からも
データが送られるようになつていて、このバスライン２
６からのデータと上記アキユムレータ２８あるいはステ
ータスレジスタ３０からのデータとの間で算術論理演算
を行なうようになつている。

そしてその結果はバスライン２６に送られる。入出力ポ
ート３１はバスライン２６上のデータを複数の外部端子
３２１〜３２。

を介して外部に出力するとともに、外部からのデータを
これらの外部端子３２１〜３２。を介して入力するよう
になつている。そしてこの入出力ポート３１の一つの外
部端子３２。はこのマイクロコンピユータに供給される
電源電圧を検出するためのものであり、この端子３２ｎ
には電源電圧Ｖをベース入力とするＮＰＮトランジスタ
Ｑのコレクタが外付される。またこのトランジスタＱの
コレクタにはたとえば上記電圧ｖによつて充電される十
分大きな容量のコンデンサの端子電圧が供給されるため
、上記電源電圧が十分に高ければトランジスタＱがオン
して外部端子３２ｎのレベルは低レベルになり、電源電
ＦＥＶが低下すればトランジスタＱはオフになつて外部
端子３２ｎのレベルは高レベルになる。そして上記ステ
ータスレジスタ３０内のＨフラグは、上記外部端子３２
。のレベルカ塙レベルのときにプログラム処理によつて
立てられる（高レベルに設定される）ようになつている
。発振回路（０ＳＣ）３３はこのマイクロコンピユータ
の動作を制御するものになるクロツクパルスを発生する
ものであり、上記外部端子３２。

のレベルおよびタイミングジェネレータ（ＴＧ）３４か
ら送られる発振停止信号によつてその発振動作が制御さ
れるようになつている。そしてここで発生するクロツク
パルスはタイミングジエネレｊータ（ＴＧ）３４およ
びカウンタ（ＣＯＵＮＴ）３５に送られる。タイミング
ジェネレータ３４は上記ステータスレジスタ３０内のＨ
フラグが立てられていないときにのみ上記クロツクパル
スをもとにしてタイミｌング信号を発生するようにな
つているとともに、Ｈフラグが立てられるとそれから所
定期間後にタイミング信号の発生を停止しさらに上記発
振回路Ｊ３に発振停止信号を出力するようになつている
。

カウンタ３５は上記発振回路Ｊ３から出力されるクロツ
クパルスをカウントし、それが所定数に達するとその出
力が立上るようになつている。第３図は上記発振回路Ｊ
３を具体的に示すものである。この発振回路Ｊ３は図示
するように集積回路内に設けられ前記入出力ポート３１
の一つの外部端子３２ｎの信号およびタイミングジェネ
レータ３４からの発振停止信号それぞれを入力とするＮ
ＡＮＤゲート回路４１、集積回路内に設けられこのＮＡ
ＮＤゲート回路４１の出力を一方の入力とするもう一つ
のＮＡＮＤゲート回路４２、抵抗４３と、外部端子４４
，４５に外付けされた抵抗４６、水晶振動子４７および
コンデンサ４８，４９からなる発振帰還回路１肛とから
構成されている。次に上記のように構成された回路の動
作を説明する。

まず、このマイクロコンピユータに供給されている電源
電圧Ｖが十分に高ければ入出力ポート３１の外部端子３
２。は低レベルになる。このとき第３図に示す発振回路
１０）ＮＡＮＤゲート回路４１の出力は高レベルとなる
ため、この発振回路｝３は発振動作しクロツクパルスを
出力することになる。一方、上記外部端子３２。のレベ
ルが低レベルであればステータスレジスタ３０内のＨフ
ラグは立てられないため、このマイクロコンピユータは
動作モードとなる。また、タイミングジェネレータ３４
は発振回路Ｊ３から出力されるクロツクパルスに基づい
てタイミング信号を発生する。

このとき発振停止信号は低レベルになつている。したが
つてこのときマイクロコンピユータは命令デコーダ２４
から出力される制御信号に基づいて動作することになる
。次に電源電圧が規定値よりも低下して誤動作を起こす
恐れがあるような場合には、トランジスタＱがオフして
入出力ポート３１の外部端子３２ｎの信号力塙レベルに
反転する。なおこのときタイミングジェネレータ３４か
ら出力される発振停止信号はまだ低レベルになつている
。このため上記外部端子３２ｎのレベルが高レベルに反
転しても発振回路Ｊ３内のＮＡＮＤゲート回路４１の出
力は高レベルとなり、発振回路ｌは発振動作を続行する
。さらに外部端子３２ｎのレベルが高レベルになると、
この後第４図に示すようなタイミングで外部端子３２。
の信号が取り込まれ、その後ステータスレジスタ３０の
Ｈフラグが立てられて保持モードになる。上記Ｈフラグ
が立てられると、タイミングジェネレータ３４は１命令
サイクルが終るまでのクロツクパルスが入力した後にタ
イミング信号の発生を停止するとともに高レベルの発振
停止信号を出力する。上記タイミング信号の発生が停止
すると発振回路Ｊ３を除くこのマイクロコンピユータの
内部がスタンバイ状態になつて低消費電力状態に設定さ
れる。また、タイミングジェネレータ３４から出力され
る高レベルの発振停止信号が発振回路Ｊ３のＮＡＮＤゲ
ート回路４１に入力すると、このとき外部端子３２ｎの
レベルはすでに高レベルになつているため、ＮＡＮＤゲ
ート回路４１の出力は低レベルになり、ＮＡＮＤゲート
回路４２は禁止状態になる。すなわち、発振回路Ｊ３の
発振動作も停止する。このように保持モードのよきに発
振回路Ｊ３の発振動作を停止するようにしたので、この
保持モードのときには消費電力は極めて少なく、低消費
電力化が実現できる。また保持モードのとき、まずタイ
ミングジェネレータ３４における１命令サイクル分のタ
イミング信号の発生動作が終了するのを待つて発振回路
Ｊ３の発振動作を停止するようにしたので、内部動作が
１命令サイクルの途中で停止することはない。次に電源
電圧Ｖが再び規定にまで回復した場合、再びトランジス
タＱがオンして入出力ポート３１の外部端子３２ｎの信
号は低レベルに反転する。

上記外部端子−３２ｎの信号が反転して低レベルになる
と、発振回路Ｊ３のＮＡＮＤゲート回路４１の出力は高
レベルになり、発振回路Ｊ３は再び発振動作を開始して
ク咄ンクパルスを出力する。ところがこのときはまだ、
スタータスレジスタ３０内のＨフラグは下げられていな
いので、タイミングジェネレータ３４はタイミング信号
を発生しない。したがつてこのときはマイクロコンピユ
ータの内部はまだスタンバイ状態になつている。一方、
カウンタ３５は発振回路Ｊ３の発振動作開始直後からク
ロツクパルスをカウントしていて、そのカウント数が所
定数に達するとその出力が立上る。そして上記カウンタ
３５の出力が立上ると、いままで立つていたステータス
レジスタ３０のＨフラグが下げられ、いままでの保持モ
ードが解除されて再び動作モードになる。したがつてこ
の後、タイミングジェネレータ３４は発振回路Ｊ３から
出力されるクロツクパルスをもとにしてタイミング信号
を発生し、このときマイクロコンピユータは命令デコー
ダ２４から出力される制御信号に基づいて動作すること
になる。ところで発振回路Ｊ３が発振動作を開始した直
後では発振レベルが十分に大きなものとはならず、また
発振周波数も不安定である。

しかしながら発振が安定するまではタイミングジェネレ
ータ３４はタイミング信号を発生せず、発振開始後から
発振が十分に安定するまでの期間に相当する期間を、カ
ウンタ３５において所定数のクロツクパルスをカウント
することによつて計測し、この期間が経過した際に保持
モードを解除して動作モードにするので、不安定なりロ
ツクパルスのためにタイミングジェネレータ３４が誤動
作することはない。したがつて保持モード解除後は、保
持モード以前の状態からの処理再開が容易に行なえる。
なおこの発明は上記の一実施例に限定されるものではな
く、たとえば上記実施例はこの発明を１チツプマイクロ
コンピユータに実施した場合について説明したが、これ
はマイクロコンピユータに限らず発振回路を備えた半導
体集積回路であればどのようなものにも実施可能である
ことはいうまでもない。

また上記実施例ではプログラム処理によつて保持モード
に入る場合について説明したが、これはハードウエアで
保持モードに入る場合にも適用できる。さらに上記実施
例では発振回路Ｊ３では二つのＮＡＮＤゲート回路４１
，４２を用いる場合について説明したが、このうち一方
のＮＡＮＤゲート回路４２についていえば要するに反転
機能を持つ反転型ゲート回路であればよくＮＯＲゲート
回路も使用可能である。以上説明したようにこの発明に
よれば、保持モードの際に発振回路の発振動作を停止す
るようにしたので、低消費電力化が図れる半導体集積回
路を提供することができる。

【図面の簡単な説明】

第１図は従来の集積回路の構成図、第２図はこの発明の
一実施例のプロツク構成図、第３図はその一部の具体図
、第４図は上記実施例の動作を説明するためのタイミン
グチヤートである。２１・・・・・・プログラムカウンタ、２２・・・・・
・ＲＯＭ，２３・・・・・・命令レジスタ、２４・・・
・・・命令デコーダ、２５・・・・・・ＲＡＭ，２６・
・・・・・バスライン、２７・・・・・・ＲＡＭアドレ
スレジスタ、２８・・・・・・アキユムレータ、２９・
・・・・・算術論理演算器、３０・・・・・・ステータ
スレジスタ、３１・・・・・・入出力ポート、３２１〜
３２。

Claims

【特許請求の範囲】

１発振回路と、動作モード時にこの発振回路の出力パ
ルスに基づいて各種タイミング信号を発生するタイミン
グジェネレータと、上記発振回路の出力パルスをカウン
トするカウンタと、保持モード時に上記発振回路の発振
動作を停止させる手段と、この手段による上記発振回路
の発振動作停止後に上記発振回路の発振動作を再開させ
る手段と、上記発振回路の発振動作再開後に上記カウン
タが発振回路の発振再開後からその発振動作が安定する
までの期間に相当する数のパルスをカウントした際に上
記保持モードを解除して動作モードを設定する手段とを
具備したことを特徴とする半導体集積回路。