JPH04112310A - プロセッサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、低消費電力化が重要な要件となる各種電子
機器などに用いて有効なプロセッサ回路に関するもので
ある。

〔従来の技術〕

第５図は例えば、「マイクロコンピュータソフトウェア
技術」　（吉田征夫著　株式会社マイチック　昭和５８
年１月１日発行）の第２６４頁に示された従来のプロセ
ッサ回路を示すブロック図である。図において、１はク
ロックの発振を停止させないで自身の動作を停止するモ
ート、クロックの発振を停止させて自身の動作を停止す
るモード、および、そのいずれかのモードで動作を停止
している時に割込が発生した場合、その動作を回復する
機能を有する中央処理装置（以下、ＣＰＵという）であ
る。２は前記クロックを生成するための高周波信号をＣ
ＰＵＩに供給する高周波発振子であり、３はＣＰＵＩに
リセット信号を入力するリセット回路である。また、４
はＣＰＵＩの動作再開のだめの割込を発生する割込発生
器であり、他の部分はこの発明とは特に関係がないので
その説明を省略する。

次に動作について説明する。電源スィッチが投入された
場合、あるいはリセット回路３のスイッチがオンとなっ
た場合、ＣＰＵ　１の端子ＲＥＳＥＴはローレベル（以
下、“Ｌ”という）になる。即ち、電源スィッチが投入
された場合には、このＣＰＵＩの端子ＲＥＳＥＴはリセ
ット回路３の抵抗値とコンデンサの容量とで決定される
時間だけ“Ｌ′を継続し、その後ハイレヘル（以下、“
Ｈ”という）になる。また、リセット回路３のスイッチ
がオンされた場合には、当該スイッチがオンされている
間“Ｌ′を維持して、オフになると“Ｈ”に変化する。

一方、ＣＰＵＩでは内蔵する発振回路と高周波発振子２
との組合せによって、電源が供給されている間クロック
が生成されている。ＣＰＵＩは端子ＲＥＳＥＴが“Ｈ”
でこのクロックが生成されている状態で動作可能となり
、一連の処理を実行する。このＣＰＵＩが一連の処理を
終了して次の処理に入るまでに時間が空くような場合が
ある。

そのようなとき、ＣＰＵＩは何の動作もしない命令（以
下、ＮＯＰ命令という）を繰り返して実行したり、クロ
ックの発振を止めて、あるいはクロックの発振は継続し
たままその動作を停止する。

ここで、消費電力の低減という点からはクロックの発振
を停止することが有効であるが、ＣＰ（Ｊｌの動作回復
にはリセット回路３のスイッチをオンさせてＣＰＵＩを
一旦リセット状態にする必要があり、−船釣なプロセッ
サ回路の使用方法としては現実的ではない。また、ＮＯ
Ｐ命令を繰り返して実行する場合、任意の時刻にＣＰＵ
Ｉの動作を回復することが可能であるが、その間常にＮ
。

Ｐ命令が実行されているため消費電力が大きなものとな
ってしまう。

なお、このようにして停止したＣＰＵＩの動作は、割込
発生器４からの割込によって回復される。

〔発明が解決しようとする課題〕

従来のプロセッサ回路は以上のように構成されているの
で、現実的な方法で低消費電力化をはかるには、動作停
止中のＣＰＵＩにおけるＮＯＰ命令実行時の高周波発振
子２の周波数を低くする程度しかなく、充分な低消費電
力化をはかることは困難であり、バッテリによって電源
が供給され、低消費電力化が重要な要件となる電子機器
などに適用可能なプロセッサ回路が得られないという課
題があった。

請求項（１）および（２）に記載の発明は上記のような
課題を解消するためになされたもので、低消費電力化が
重要な要件となる電子機器などに適用可能なプロセッサ
回路を得ることを目的とする。

〔課題を解決するための手段） 請求項（１）に記載の発明に係るプロセッサ回路は、Ｃ
ＰＵの停止時にその停止時間が設定されてＣＰＵのクロ
ックの発振を停止させ、設定された停止時間が経過する
と当該クロックの発振を再開させるタイマを設けたもの
である。

また、請求項（２）に記載の発明に係るプロセッサ回路
は、さらに、前記停止時間の間に割込が発生した場合、
その割込の要因を記憶するとともに、当該割込の発生を
前記タイマに通知して停止中のクロックの発振の再開を
行わせるランチ回路を設けたものである。

〔作　用〕

請求項（１）に記載の発明におけるタイマは、ＣＰＵが
次の処理までに空いた時間だけ停止する際、ＣＰＵによ
ってその停止時間の値が設定されてＣＰＵのクロックの
発振を一旦停止させ、設定された停止時間が経過すると
タイムアツプして当該りロックの発振を再開させること
により、低消費電力化が重要な要件となる、バッテリを
用いた電子機器などに適用して有効なプロセッサ回路を
実現する。

また、請求項（２）に記載の発明におけるタイマは、Ｃ
ＰＵが次の処理までに空いた時間だけ停止する際、ＣＰ
Ｕによってその停止時間の値が設定されてＣＰＵのクロ
ックの発振を一旦停止させ、設定された停止時間が経過
するとタイムア・ノブして当該クロックの発振を再開さ
せるとともに、ＣＰＵの停止時間中に割込が発生した場
合、その要因を記憶したラッチ回路より当該割込の発生
の通知を受けると、停止していたクロックの発振を再開
させることにより、低消費電力化が重要な要件となる、
バッテリを用いた電子機器などに適用して有効なプロセ
ッサ回路を実現する。

〔実施例〕

以下、この発明の実施例を図について説明する。第１図
は請求項（１）に記載の発明の一実施例を示すブロック
図である。図において、１はＣＰＵ、２は高周波発振子
、３はリセット回路であり、第５図に同一符号を付した
従来のそれらと同一あるいは相当部分であるため詳細な
説明は省略する。

５はＣＰＵＩが停止する時にＣＰＵＩによってその停止
時間が設定され、高周波発振子２からの高周波信号のＣ
ＰＵへの供給を阻止して、そのクロックの発振を停止さ
せ、また、設定された停止時間が経過してタイムアツプ
すると、高周波発振子２からの高周波信号のＣＰＵＩへ
の供給を許可して当該クロックの発振を再開させるタイ
マである。６はこのタイマ５における計時動作のための
低周波クロックを発生する低消費電力の低周波発振回路
であり、７は低周波発振回路６に接続されたその低周波
発振子である。８はタイマ５をＣＰＵ１より制御するた
めの情報が伝送されるＣＰＵバスである。

次に動作について説明する。このプロセッサ回路のＣＰ
ＵＩは電源スィッチが投入された後、定の時間の間リセ
ット回路３の出力が“Ｌ”となっているため、従来の場
合と同様にその動作を停止している。一方、このリセッ
ト回路３の出力はタイマ５の端子ＲＥＳＥＴにも入力さ
れており、タイマ５は端子ＲＥＳＥＴがＬ″になると端
子０ＵＴ１．０ＵＴ２を“Ｈ”にする。これによって高
周波発振子２からの高周波信号はＣＰＵＩの端子ＸＩＮ
に入力されてクロックの発振が開始される。このクロッ
クの発振はリセット回路３の出力が“Ｌ”である一定時
間の間に安定となる。

前記一定時間の経過後、リセット回路３の出力が“Ｈ”
となると、ＣＰＵＩはその端子ＲＥＳＥＴが“Ｈ”とな
って動作を開始し、リセット番地（通常はＯ番地）から
一連の処理の実行を開始する。この電源投入時の処理の
中でＣＰＵＩは、タイマ５の端子０ＵＴ１と０ＵＴ２の
変化の時間差をＣＰＵバス８を介してタイマ５に設定す
る。この時間差は発振を開始したクロックが安定するに
充分な時間である。

ＣＰＵＩは一連の処理が終了して次の処理に入るまでに
時間が空く場合、当該空き時間の値をＣＰＵハス８を介
してタイマ５に送り、それをタイマ値としてタイマ５に
設定する。タイマ５はタイマ値の設定がなされるとその
端子０ＵＴＩおよび０ＵＴ２を“Ｌ″にする。これによ
って高周波発振子２からの高周波信号のＣＰＵＩの端子
ＸＩＮへの供給が阻止されてＣＰＵＩにおけるクロック
の発振が停止され、同時にその端子ＲＥＳＥＴも“Ｌ”
となるため、ＣＰＵＩはその動作を停止する。

一方、タイマ５はその端子０ＵＴＩ、０ＵＴ２を“′Ｌ
”とした後、低周波発振回路６からの低周波クロックを
受けてその計数を開始し、計数値が設定されたタイマ値
に達してタイムアツプすると端子０ＵＴＩを“Ｈ”とす
る。これによって高周波発振子２からのＣＰＵ１の端子
ＸＩＮへの高周波信号の供給阻止が解除され、ＣＰＵＩ
はクロックの発振を再開する。タイマ５はＣＰＵＩにて
設定された前記時間差に基づいて、このクロックの発振
が安定化するのに必要な時間の経過を待って端子０ＵＴ
２を“Ｈ”にし、これによってＣＰＵｌの端子ＲＥＳＥ
Ｔが“Ｈ゛となり、ＣＰＵ　１は次の一連の処理を開始
する。

このようにＣＰＵＩが一連の処理を実行している間は高
周波発振子２からＣＰＵＩに高周波信号が供給されてク
ロックの発振が行われ、処理の実行を停止している間は
高周波発振子２からＣＰＵ１への高周波信号の供給を阻
止してクロックの発振を停止させる。この場合、タイマ
５は低周波発振回路６からの低周波クロックで動作する
ため、ＣＰＵＩのクロックが停止してもその動作に支障
はない。

なお、上記実施例では、動作を一旦停止したＣＰＵＩが
タイマ５がタイムアツプした時にその動作を再開するも
のを示したが、外部よりトリガがかかった場合にそれを
タイマ５に入力し、この外部トリガによってＣＰＵＩの
動作を再開させるようにしてもよく、また、タイマ５が
その端子０ＵＴ１を“Ｈ”にしてから端子０ＵＴ２を°
“Ｈ″にするまでの時間差をＣＰＵＩから設定せず、内
蔵する遅延時間設定器にて当該時間差を発生させるよう
にしてもよい。

第２図はそのような実施例を示すブロック図である。回
において、９は前記遅延時間設定器であり、タイマ５は
外部トリガの人力される端子ＩＮを備えている。重複説
明をさけるため、他の部分には相当部分に第１図と同一
符号を付している。

ＣＰＵハス８を介してＣＰＵＩより次の処理間での空き
時間が送られてくると、それをタイマ値として設定する
とともに遅延時間設定器９よりＣＰＵＩのクロックの発
振が安定するまでの遅延時間を読み込む。以下、第１図
に示す実施例の場合と同様に端子０ＵＴＩおよび０ＵＴ
２を“Ｌ”としてＣＰＵＩの動作を停止させる。このよ
うな状態において端子ＩＮに外部トリガが人力されると
、タイマ５は直ちに低周波クロックの計数を停止して端
子０ＵＴＩを“Ｈ”にする。その後、遅延時間設定器９
から読み込んだ遅延時間が経過すると端子０ＵＴ２も”
Ｈ”にする。これによってＣＰＵ１はタイマ５に設定し
た時間が経過する前に、この外部トリガに従ってその動
作を再開させる。

外部トリガがなければ、タイマ５のタイムアンプ後、遅
延時間設定器９から読み込んだ遅延時間が経過すると、
ＣＰＵＩはその動作を再開する。

第３図は請求項（２）に記載の発明の一実施例を示すブ
ロック図で、第１図と同一の部分には同一符号を付して
重複説明をさけている。図において、１０はＣＰＵＩに
よってタイマ５に設定された停止時間の間に割込が発生
した場合、その割込の要因を記憶するとともに当該割込
の発生をタイマ５に通知し、タイマ５に停止していた高
周波発振子２からＣＰＵＩへの高周波信号の供給の再開
を行わせ、ＣＰＵＩにおけるクロックの発振を再開させ
るラッチ回路である。

次に動作について説明する。電源投入後一定時間が経過
するまでは、第１図に示した請求項（１）に記載の発明
の一実施例の場合と同様に、リセット回路３の出力が“
Ｌ”となって、ＣＰＵ１はその動作を停止しており、タ
イマ５の端子ｏｕ’ｒｉＯＵＴ２はＨ”となっている。

また、リセット回路３の出力はラッチ回路１０の端子Ｒ
ＥＳＥＴにも入力されており、ラッチ回路１０はその端
子ＲＥＳＥＴが′″Ｌ″になると記憶内容がクリアされ
る。このリセット回路３の出力がＬ”である一定時間の
間にクロックの発振は安定となり、リセット回路３の出
力が“Ｈ”となるとＣＰＵＩはリセ７）番地（通常はＯ
番地）から一連の処理の実行を開始する。

即ち、ＣＰＵ　１はまずＣＰＵバス８を介してラッチ回
路１０の記憶内容の読み込みを行う。この場合、記憶内
容がクリアされていて外部トリガが入っていない状態が
読み取れるので、ＣＰＵＩは電源投入によるリセット動
作と判断して一連の処理を実行する。この電源投入時の
処理の中でＣＰＵ１は、タイマ５の端子０ＵＴＩと０Ｕ
Ｔ２の変化の時間差をＣＰＵバス８を介してタイマ５に
設定する。

ＣＰＵＩは一連の処理が終了して次の処理までに空き時
間があれば、それをタイマ値としてタイマ５に設定し、
タイマ値が設定されたタイマ５はその端子０ＵＴＩおよ
び０ＵＴ２を“Ｌ”にする。

これによってＣＰＵＩではクロンク発振が停止し、その
端子ＲＥＳＥＴも°“Ｌ“となって動作を停止する。こ
こで、このＣＰＵ　１の停止期間中に、シリアル信号受
信、キーボード操作等の割込が発生して動作を再開する
必要が生ずることがある。これらの割込は外部トリガと
してう・ンチ回８１０に入力され、それを受けたラッチ
回路１０はその割込の要因を記憶するとともに、割込が
あったことをタイマ５に通知する。

割込があったことを知ったタイマ５は端子０ＵＴ１を“
′Ｈ”とし、これによってＣＰＵＩはクロックの発振を
再開する。タイマ５は前記設定された時間差をとって端
子０ＵＴ２を′″Ｈ”にし、それによってＣＰＵ１はリ
セット番地（通常はＯ番地）より一連の処理を開始する
。ＣＰＵＩは動作を再開した直後、ＣＰＵハス８を介し
てう・ンチ回路１０の記憶内容を読み込む。この場合に
は外部トリガによる所定の割込の要因が読み取れるので
、ＣＰＵＩは電源投入によるリセット動作とは異なるも
のであることが判り、当該割込要因に応じた一連の処理
を実行する。

一方、ＣＰＵＩの停止期間中に割込がかからなかった場
合には、第１図に示した請求項（１）に記載の発明の一
実施例の場合と同様に動作して、タイマ５に設定したタ
イマがタイムア・ンブするとＣＰＵ１は次の一連の処理
の実行を開始する。この場合も、タイマ５の端子０ＵＴ
２の信号がう・ンチが判る。

なお、上記実施例では、タイマ５がその端子０ＵＴＩを
“Ｈ″にしてから端子０ＵＴ２を“Ｈ”にするまでの時
間差をＣＰＵＩから設定するものを示したが、内蔵する
遅延時間設定器にて当該時間差を発生させるようにして
もよい。第４図はそのような実施例を示すブロック図で
、９がその遅延時間設定器であり、他は相当部分に第３
図と同一符号を付して重複説明をさけている。

ＣＰＵＩがＣＰＵバス８を介してタイマ５の起動を行う
と、タイマ５は端子０ＵＴＩ、０ＵＴ２を“Ｌ”にして
ＣＰＵＩの動作を停止させ、さらに、遅延時間設定器９
よりＣＰＵＩのクロックの発振が安定するまでの遅延時
間を読み込む。ＣＰＵ１の動作は、タイマ５が端子０Ｕ
ＴＩを°′Ｈ゛にした後、この遅延時間設定器９から読
み込んだ遅延時間だけ遅れて端子０ＵＴ２を“Ｈ”にす
ることによって再開される。

〔発明の効果〕

以上のように、請求項（１）に記載の発明によれば、Ｃ
ＰＵが次の処理までの空き時間の値をタイマに設定して
ＣＰＵのクロックの発振を一旦停止させ、タイマがその
設定時間でタイムアツプすると当該クロックの発振を再
開させるように構成したので、バッテリにて電源が供給
され、低消費電力化が重要な要件となる電子機器などに
適用して有効なプロセッサ回路が得られる効果がある。

また、請求項（２）に記載の発明によれば、ＣＰＵが次
の処理までの空き時間の値をタイマに設定してＣＰＵの
クロックの発振を一旦停止させ、タイマがその設定時間
でタイムアツプすると当該クロックの発振を再開させる
とともに、ＣＰＵの停止時間中に割込が発明した場合に
その要因を記憶したラッチ回路より当該割込の発生の通
知を受けると、停止していたクロックの発振を再開させ
るように構成したので、バッテリにて電源が供給され、
低消費電力化が重要な要件となる電子機器などに通用し
て有効なプロセ・ンサ回路が得られる効果がある。

【図面の簡単な説明】

第１図は請求項（１）に記載の発明の一実施例によるプ
ロセッサ回路を示すブロック図、第２図は請求項（１）
に記載の発明の他の実施例を示すブロック図、第３図は
請求項（２）に記載の発明の一実施例を示すブロック図
、第４図は請求項（２）に記載の発明の他の実施例を示
すブロック図、第５図は従来のプロセッサ回路を示すブ
ロック図である。 １はＣＰＵ、２は高周波発振子、５はタイマ、１０はラ
ッチ回路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）クロックの発振を停止させないで自身の動作を停
   止するモード、前記クロックの発振を停止させて自身の
   動作を停止するモード、および、前記いずれかのモード
   で動作を停止している時に割込が発生した場合、その動
   作を回復する機能を有する中央処理装置と、前記クロッ
   クの発振を行うための高周波信号を生成する高周波発振
   子と、前記中央処理装置の停止時にその停止時間が設定
   されて前記クロックの発振を停止させ、設定された前記
   停止時間が経過すると前記クロックの発振を再開させる
   タイマとを備えたプロセッサ回路。
2. （２）クロックの発振を停止させないで自身の動作を停
   止するモード、前記クロックの発振を停止させて自身の
   動作を停止するモード、および、前記いずれかのモード
   で動作を停止している時に割込が発生した場合、その動
   作を回復する機能を有する中央処理装置と、前記クロッ
   クの発振を行うための高周波信号を生成する高周波発振
   子と、前記中央処理装置の停止時にその停止時間が設定
   されて前記クロックの発振を停止させ、設定された前記
   停止時間が経過すると前記クロックの発振を再開させる
   タイマと、前記停止時間の間に前記割込が発生した場合
   、その割込の要因を記憶するとともに、当該割込の発生
   を前記タイマに通知して停止中のクロックの発振の再開
   を行わせるラッチ回路とを備えたプロセッサ回路。