JPH04348449A - 優先順位調停装置 - Google Patents
優先順位調停装置Info
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- JPH04348449A JPH04348449A JP2716491A JP2716491A JPH04348449A JP H04348449 A JPH04348449 A JP H04348449A JP 2716491 A JP2716491 A JP 2716491A JP 2716491 A JP2716491 A JP 2716491A JP H04348449 A JPH04348449 A JP H04348449A
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- Japan
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- 239000000872 buffer Substances 0.000 description 6
- 101100030589 Arabidopsis thaliana PRA1B6 gene Proteins 0.000 description 1
- 102100033949 Basic salivary proline-rich protein 3 Human genes 0.000 description 1
- 102100021699 Eukaryotic translation initiation factor 3 subunit B Human genes 0.000 description 1
- 101001068638 Homo sapiens Basic salivary proline-rich protein 3 Proteins 0.000 description 1
- 101000896557 Homo sapiens Eukaryotic translation initiation factor 3 subunit B Proteins 0.000 description 1
- 101150038529 SAP1 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
のバスに接続された複数のデバイス間でバス使用権の優
先順位を調停する優先順位調停装置に関するものである
。
のバスに接続された複数のデバイス間でバス使用権の優
先順位を調停する優先順位調停装置に関するものである
。
【０００２】
【従来の技術】図５は、従来の優先順位調停回路を用い
たコンピュータシステムの一例を示すブロック図である
。図５のコンピュータシステムは、ＣＰＵユニットＡ３
９と、それを搭載した基板Ａ４１と、ＣＰＵユニットＢ
４０と、それを搭載した基板Ａ４２と、エンコーダ４３
およびデコーダ４４を含む優先順位調停回路４５と、そ
れを搭載したバックボード４６とを含んでいる。
たコンピュータシステムの一例を示すブロック図である
。図５のコンピュータシステムは、ＣＰＵユニットＡ３
９と、それを搭載した基板Ａ４１と、ＣＰＵユニットＢ
４０と、それを搭載した基板Ａ４２と、エンコーダ４３
およびデコーダ４４を含む優先順位調停回路４５と、そ
れを搭載したバックボード４６とを含んでいる。
【０００３】このコンピュータシステムにおいて、ＣＰ
ＵユニットＡ３９は、バスの使用を要求する際にアクテ
ィブローの信号ＢＲＥＱＡを出力し、ＣＰＵユニットＢ
４０は、バスの使用を要求する際にアクティブローの信
号ＢＲＥＱＢを出力する。優先順位調停回路４５は、バ
ス使用権の優先順位を決定する。決定された優先順位は
、アクティブローの信号ＰＲＩＮＡまたはＰＲＩＮＢと
して、ＣＰＵユニットＡ３９またはＣＰＵユニットＢ４
０に送られる。なお、本例の優先順位調停回路は、大き
な数字を割り当てられているユニットを優先する方式を
採用している。
ＵユニットＡ３９は、バスの使用を要求する際にアクテ
ィブローの信号ＢＲＥＱＡを出力し、ＣＰＵユニットＢ
４０は、バスの使用を要求する際にアクティブローの信
号ＢＲＥＱＢを出力する。優先順位調停回路４５は、バ
ス使用権の優先順位を決定する。決定された優先順位は
、アクティブローの信号ＰＲＩＮＡまたはＰＲＩＮＢと
して、ＣＰＵユニットＡ３９またはＣＰＵユニットＢ４
０に送られる。なお、本例の優先順位調停回路は、大き
な数字を割り当てられているユニットを優先する方式を
採用している。
【０００４】図６は、図５の優先順位調停回路の動作を
示すタイムチャートである。ｔ１において、ＣＰＵユニ
ットＢ４０のバス使用を要求する信号ＢＲＱＢがアクテ
ィブになると、エンコーダ４３は、この信号ＢＲＱＢを
２進数にコード化する。その結果、ｔ２において、Ｑ２
，Ｑ１，Ｑ０は１０１となる。デコーダ４４は、ｔ３に
おいて、このＱ２，Ｑ１，Ｑ０をデコードし、５の端子
をアクティブとする。それに応じて、ＣＰＵユニットＢ
４０のＰＲＩＮＢがアクティブになると、ＣＰＵユニッ
トＢ４０はバス使用権を得る。
示すタイムチャートである。ｔ１において、ＣＰＵユニ
ットＢ４０のバス使用を要求する信号ＢＲＱＢがアクテ
ィブになると、エンコーダ４３は、この信号ＢＲＱＢを
２進数にコード化する。その結果、ｔ２において、Ｑ２
，Ｑ１，Ｑ０は１０１となる。デコーダ４４は、ｔ３に
おいて、このＱ２，Ｑ１，Ｑ０をデコードし、５の端子
をアクティブとする。それに応じて、ＣＰＵユニットＢ
４０のＰＲＩＮＢがアクティブになると、ＣＰＵユニッ
トＢ４０はバス使用権を得る。
【０００５】次に、ｔ４において、ＣＰＵユニットＡ３
９のバス使用を要求する信号ＢＲＥＱＡがアクティブに
なる場合を考える。大きな数字の入力が優先されるため
に、ｔ５において、エンコーダ４３の出力Ｑ２，Ｑ１，
Ｑ０が１１１になると、デコーダ４４の出力のうちで７
がアクティブになり、その他の出力はインアクティブに
なる。その結果、ｔ６において、ＰＲＩＮＡがアクティ
ブになり、ＣＰＵユニットＡ３９がバス使用権を得ると
ともに、ＰＲＩＮＢがインアクティブになり、ＣＰＵユ
ニットＢ４０はバス使用権を失う。
９のバス使用を要求する信号ＢＲＥＱＡがアクティブに
なる場合を考える。大きな数字の入力が優先されるため
に、ｔ５において、エンコーダ４３の出力Ｑ２，Ｑ１，
Ｑ０が１１１になると、デコーダ４４の出力のうちで７
がアクティブになり、その他の出力はインアクティブに
なる。その結果、ｔ６において、ＰＲＩＮＡがアクティ
ブになり、ＣＰＵユニットＡ３９がバス使用権を得ると
ともに、ＰＲＩＮＢがインアクティブになり、ＣＰＵユ
ニットＢ４０はバス使用権を失う。
【０００６】
【発明が解決しようとする課題】上記のような従来の優
先順位調停回路では、ＣＰＵユニット毎に優先順位専用
の信号線が２本必要となり、バスに接続されるＣＰＵユ
ニットが増すと、その制御信号線も増える。したがって
、基板上のバスではパターン数が増加し、部品の実装密
度を高めることが困難になる。また、コネクタを介する
バックボード上のバスでは、信号線が増えると、コネク
タも大きくなり、コンピュータを小型化しにくい。さら
に、コネクタの接点数の増加は信頼性の低下を招くとい
う問題があった。
先順位調停回路では、ＣＰＵユニット毎に優先順位専用
の信号線が２本必要となり、バスに接続されるＣＰＵユ
ニットが増すと、その制御信号線も増える。したがって
、基板上のバスではパターン数が増加し、部品の実装密
度を高めることが困難になる。また、コネクタを介する
バックボード上のバスでは、信号線が増えると、コネク
タも大きくなり、コンピュータを小型化しにくい。さら
に、コネクタの接点数の増加は信頼性の低下を招くとい
う問題があった。
【０００７】本発明の目的は、バスの使用権を有する多
数のデバイス間のバス使用優先順位を少ない数の信号線
により調停できる優先順位調停装置を提供することであ
る。
数のデバイス間のバス使用優先順位を少ない数の信号線
により調停できる優先順位調停装置を提供することであ
る。
【０００８】
【課題を解決するための手段】上記目的は、従来の優先
順位調停回路の集中的調停機能に代えて、優先順位調停
機能を各デバイス側に持たせることにより達成される。
順位調停回路の集中的調停機能に代えて、優先順位調停
機能を各デバイス側に持たせることにより達成される。
【０００９】すなわち、本発明は、上記目的を達成する
ために、コンピュータシステムのバスに接続された複数
のデバイス間でバスの使用権の優先順位を調停する優先
順位調停装置において、各デバイスに備えられそのデバ
イスのバス使用権の優先順位を予め設定する手段と、こ
れも各デバイスに備えられ各デバイスのバス使用要求信
号に応じて前記設定された優先順位をシステムバス上で
相互に通信し優先順位が高いデバイスに使用権を獲得さ
せる優先順位決定回路とからなる優先順位調停装置を提
案するものである。
ために、コンピュータシステムのバスに接続された複数
のデバイス間でバスの使用権の優先順位を調停する優先
順位調停装置において、各デバイスに備えられそのデバ
イスのバス使用権の優先順位を予め設定する手段と、こ
れも各デバイスに備えられ各デバイスのバス使用要求信
号に応じて前記設定された優先順位をシステムバス上で
相互に通信し優先順位が高いデバイスに使用権を獲得さ
せる優先順位決定回路とからなる優先順位調停装置を提
案するものである。
【００１０】前記優先順位決定回路は、例えば、アクテ
ィブビットの大小により優先順位の高低を判定する回路
を含む。
ィブビットの大小により優先順位の高低を判定する回路
を含む。
【００１１】
【作用】本発明においては、優先順位調停機能が各デバ
イス側の優先順位決定回路にあるために、その制御信号
を各デバイスが共用できる。したがって、制御信号線の
本数を削減でき、コンピュータの小型化と信頼性の向上
とが併せて達成される。
イス側の優先順位決定回路にあるために、その制御信号
を各デバイスが共用できる。したがって、制御信号線の
本数を削減でき、コンピュータの小型化と信頼性の向上
とが併せて達成される。
【００１２】
【実施例】次に、図１〜図４を参照して、本発明による
優先順位調停装置の一実施例を説明する。図１は、本発
明による優先順位調停装置を採用したコンピュータシス
テムの構成の一例を示すブロック図である。図２および
図３は、優先順位決定回路の一実施例の詳細な構成を示
す回路図である。
優先順位調停装置の一実施例を説明する。図１は、本発
明による優先順位調停装置を採用したコンピュータシス
テムの構成の一例を示すブロック図である。図２および
図３は、優先順位決定回路の一実施例の詳細な構成を示
す回路図である。
【００１３】図１において、コンピュータシステムは、
優先順位決定回路Ａ１と、ＣＰＵユニットＡ３と、その
基板Ａ５と、優先順位決定回路Ｂ２と、ＣＰＵユニット
Ｂ４と、その基板Ｂ６と、システムバス７と、バックボ
ード８とを含んでいる。
優先順位決定回路Ａ１と、ＣＰＵユニットＡ３と、その
基板Ａ５と、優先順位決定回路Ｂ２と、ＣＰＵユニット
Ｂ４と、その基板Ｂ６と、システムバス７と、バックボ
ード８とを含んでいる。
【００１４】図２において、優先順位決定回路Ａ１は、
オアゲート９〜１２と、ナンドゲート１３〜１６と、ア
ンドゲート１７と、オープンコレクタ出力のバッファ１
８〜２１とからなる。システムバス７上の信号は、抵抗
２２〜２５によりプルアップされる。なお、信号ＰＲＡ
３〜０については、ここでは図示していないが、スイッ
チ等を用いたバス使用権の優先順位設定手段により、Ｃ
ＰＵユニットＡ１のバス使用権の優先順位を予め設定し
ておく。
オアゲート９〜１２と、ナンドゲート１３〜１６と、ア
ンドゲート１７と、オープンコレクタ出力のバッファ１
８〜２１とからなる。システムバス７上の信号は、抵抗
２２〜２５によりプルアップされる。なお、信号ＰＲＡ
３〜０については、ここでは図示していないが、スイッ
チ等を用いたバス使用権の優先順位設定手段により、Ｃ
ＰＵユニットＡ１のバス使用権の優先順位を予め設定し
ておく。
【００１５】同様に、図３において、優先順位決定回路
Ｂ２は、オアゲート２６〜２９と、ナンドゲート３０〜
３３と、アンドゲート３４と、オープンコレクタ出力の
バッファ３５〜３８とからなる。この図においては、プ
ルアップ抵抗の図示を省略してある。なお、信号ＰＲＢ
３〜０については、ここでは図示していないが、スイッ
チ等を用いたバス使用権の優先順位設定手段により、Ｃ
ＰＵユニットＢ２のバス使用権の優先順位を予め設定し
ておく。
Ｂ２は、オアゲート２６〜２９と、ナンドゲート３０〜
３３と、アンドゲート３４と、オープンコレクタ出力の
バッファ３５〜３８とからなる。この図においては、プ
ルアップ抵抗の図示を省略してある。なお、信号ＰＲＢ
３〜０については、ここでは図示していないが、スイッ
チ等を用いたバス使用権の優先順位設定手段により、Ｃ
ＰＵユニットＢ２のバス使用権の優先順位を予め設定し
ておく。
【００１６】図４のタイムチャートを参照して、このよ
うに構成した図１のコンピュータシステムの動作を説明
する。アクティブハイの信号ＰＲＡ３〜０，ＰＲＢ３〜
０は、優先順位決定回路Ａ１，Ｂ２の優先順位の設定信
号である。アクティブローの信号ＰＲＴ３〜０は、シス
テムバス７上において、優先順位決定回路Ａ１，Ｂ２が
相互に優先順位を決定するための制御信号である。アク
ティブハイの信号ＢＲＱＡ，ＢＲＱＢは、ＣＰＵユニッ
トＡ３，ＣＰＵユニットＢ４のバス使用要求を示す信号
である。アクティブハイの信号ＰＲＮＡ，ＰＲＮＢは、
優先順位決定回路Ａ１，Ｂ２のバス獲得を示す信号であ
る。
うに構成した図１のコンピュータシステムの動作を説明
する。アクティブハイの信号ＰＲＡ３〜０，ＰＲＢ３〜
０は、優先順位決定回路Ａ１，Ｂ２の優先順位の設定信
号である。アクティブローの信号ＰＲＴ３〜０は、シス
テムバス７上において、優先順位決定回路Ａ１，Ｂ２が
相互に優先順位を決定するための制御信号である。アク
ティブハイの信号ＢＲＱＡ，ＢＲＱＢは、ＣＰＵユニッ
トＡ３，ＣＰＵユニットＢ４のバス使用要求を示す信号
である。アクティブハイの信号ＰＲＮＡ，ＰＲＮＢは、
優先順位決定回路Ａ１，Ｂ２のバス獲得を示す信号であ
る。
【００１７】さて、ＣＰＵユニットＢ４からバス使用要
求があり、ｔ１において、ＢＲＱＢがアクティブになる
と、他のＣＰＵユニットからのバス要求が無いため、Ｐ
ＲＴ３〜０はインアクティブであり、ＰＲＢ３〜０の設
定値によりオアゲート２６〜２９の出力ＰＫＢ３〜０は
アクティブとなっている。ｔ２において、ナンドゲート
３０〜３３の出力ＰＴＢ３〜０は、ＰＲＢ３〜０の設定
値が反映されて出力される。同時にアンドゲート３４の
出力ＰＲＮＢがアクティブとなり、ＣＰＵユニットＢ４
はバス７の使用権を得る。また、ｔ３において、ＰＴＢ
３〜０がバッファ３５〜３８を通ると、ＰＲＴ３〜０の
うちでＰＲＴ２とＰＲＴ０がアクティブになる。
求があり、ｔ１において、ＢＲＱＢがアクティブになる
と、他のＣＰＵユニットからのバス要求が無いため、Ｐ
ＲＴ３〜０はインアクティブであり、ＰＲＢ３〜０の設
定値によりオアゲート２６〜２９の出力ＰＫＢ３〜０は
アクティブとなっている。ｔ２において、ナンドゲート
３０〜３３の出力ＰＴＢ３〜０は、ＰＲＢ３〜０の設定
値が反映されて出力される。同時にアンドゲート３４の
出力ＰＲＮＢがアクティブとなり、ＣＰＵユニットＢ４
はバス７の使用権を得る。また、ｔ３において、ＰＴＢ
３〜０がバッファ３５〜３８を通ると、ＰＲＴ３〜０の
うちでＰＲＴ２とＰＲＴ０がアクティブになる。
【００１８】次に、ｔ４において、ＣＰＵユニットＡ３
からバス使用の要求があり、ＢＲＱＡがアクティブにな
ると、設定値ＰＲＡ３〜０は、ＰＲＡ２〜０がアクテイ
ブであり、バス上の信号ＰＲＴ３がインアクティブであ
るため、オアゲート９〜１２の出力ＰＫＡ３〜０はアク
ティブである。ｔ５において、ナンドゲート１３〜１６
の出力ＰＴＡ３〜０には、設定値が反転されて出力され
る。同時にアンドゲート１７の出力ＰＲＮＡはアクティ
ブとなり、ＣＰＵユニットＡ３はバス使用権を得る。ま
た、ｔ６において、ＰＲＴ３〜０には、ＰＴＡ３〜０が
バッファ１８〜２１を通ると、ＰＲＴ３〜０のうちでＰ
ＲＴ２〜０がアクティブになる。ＰＲＴ３〜０はシステ
ムバス７を通し、優先順位決定回路Ｂ２にも接続されて
おり、ＰＲＴ１がアクティブになるため、ｔ７において
、オアゲート２８の出力ＰＫＢ１はインアクティブとな
る。すると、ナンドゲート３３の出力ＰＴＢ０とアンド
ゲート３４の出力ＰＲＮＢとがインアクティブとなり、
ｔ８において、ＣＰＵユニットＢ４はバス使用権を失う
。
からバス使用の要求があり、ＢＲＱＡがアクティブにな
ると、設定値ＰＲＡ３〜０は、ＰＲＡ２〜０がアクテイ
ブであり、バス上の信号ＰＲＴ３がインアクティブであ
るため、オアゲート９〜１２の出力ＰＫＡ３〜０はアク
ティブである。ｔ５において、ナンドゲート１３〜１６
の出力ＰＴＡ３〜０には、設定値が反転されて出力され
る。同時にアンドゲート１７の出力ＰＲＮＡはアクティ
ブとなり、ＣＰＵユニットＡ３はバス使用権を得る。ま
た、ｔ６において、ＰＲＴ３〜０には、ＰＴＡ３〜０が
バッファ１８〜２１を通ると、ＰＲＴ３〜０のうちでＰ
ＲＴ２〜０がアクティブになる。ＰＲＴ３〜０はシステ
ムバス７を通し、優先順位決定回路Ｂ２にも接続されて
おり、ＰＲＴ１がアクティブになるため、ｔ７において
、オアゲート２８の出力ＰＫＢ１はインアクティブとな
る。すると、ナンドゲート３３の出力ＰＴＢ０とアンド
ゲート３４の出力ＰＲＮＢとがインアクティブとなり、
ｔ８において、ＣＰＵユニットＢ４はバス使用権を失う
。
【００１９】このように、先にＣＰＵユニットＢ４がバ
スを要求し、バス使用権を獲得するが、さらに、より優
先順位の高いＣＰＵユニットＡ３がバス使用を要求する
と、互いの優先順位決定回路Ａ１，Ｂ２がシステムバス
上の制御信号ＰＲＴ３〜０を通して通信しあい、ＣＰＵ
ユニットＡ３がバスを獲得し、優先順位の低いＣＰＵユ
ニットＢ４はバス使用権を失う。
スを要求し、バス使用権を獲得するが、さらに、より優
先順位の高いＣＰＵユニットＡ３がバス使用を要求する
と、互いの優先順位決定回路Ａ１，Ｂ２がシステムバス
上の制御信号ＰＲＴ３〜０を通して通信しあい、ＣＰＵ
ユニットＡ３がバスを獲得し、優先順位の低いＣＰＵユ
ニットＢ４はバス使用権を失う。
【００２０】また、上記構成においては、システムバス
上の４本の制御信号により、最高１６個のＣＰＵユニッ
ト間の優先順位の調停が可能になる。
上の４本の制御信号により、最高１６個のＣＰＵユニッ
ト間の優先順位の調停が可能になる。
【００２１】本実施例によれば、優先順位調停機能が、
各デバイス側の優先順位決定回路Ａ１，Ｂ２等の側にあ
るために、その制御信号を各デバイスが共用できる。し
たがって、制御信号線の本数を削減でき、コンピュータ
全体を小型化し、併せて信頼性を向上させることができ
る。
各デバイス側の優先順位決定回路Ａ１，Ｂ２等の側にあ
るために、その制御信号を各デバイスが共用できる。し
たがって、制御信号線の本数を削減でき、コンピュータ
全体を小型化し、併せて信頼性を向上させることができ
る。
【００２２】
【発明の効果】本発明によれば、バスの使用権を有する
デバイス毎に優先順位調停の機能を果たす優先順位決定
回路を持たせることによって、バス上の制御信号の数を
削減でき、コンピュータを小型化し信頼性を向上させる
ことが可能になる。
デバイス毎に優先順位調停の機能を果たす優先順位決定
回路を持たせることによって、バス上の制御信号の数を
削減でき、コンピュータを小型化し信頼性を向上させる
ことが可能になる。
【図１】本発明による優先順位調停装置を採用したコン
ピュータシステムの構成の一例を示すブロック図である
。
ピュータシステムの構成の一例を示すブロック図である
。
【図２】図１のコンピュータシステムに含まれる優先順
位決定回路１の一実施例の詳細な構成を示す回路図であ
る。
位決定回路１の一実施例の詳細な構成を示す回路図であ
る。
【図３】図１のコンピュータシステムに含まれる優先順
位決定回路２の一実施例の詳細な構成を示す回路図であ
る。
位決定回路２の一実施例の詳細な構成を示す回路図であ
る。
【図４】図２および３の優先順位決定回路の動作を示す
タイムチャートである。
タイムチャートである。
【図５】従来の優先順位調停回路を用いたコンピュータ
システムの一例を示すブロック図である。
システムの一例を示すブロック図である。
【図６】図５の優先順位調停回路の動作を示すタイムチ
ャートである。
ャートである。
１，２ 優先順位決定回路
３，４ ＣＰＵ
５，６ 基板
７ システムバス
８ バックボード
９〜１２ オアゲート
１３〜１６ ナンドゲート
１７ アンドゲート
１８〜２１ バッファ
２２〜２５ プルアップ抵抗
２６〜２９ オアゲート
３０〜３３ ナンドゲート
３４ アンドゲート
３５〜３８ バッファ
３９，４０ ＣＰＵ
４１，４２ 基板
４３ エンコーダ
４４ デコーダ
４５ 優先順位調停回路
４６ バックボード
Claims (2)
- 【請求項１】 コンピュータシステムのバスに接続さ
れた複数のデバイス間で前記バスの使用権の優先順位を
調停する優先順位調停装置において、前記各デバイスに
備えられ当該デバイスのバス使用権の優先順位を予め設
定する手段と、前記各デバイスに備えられ前記各デバイ
スのバス使用要求信号に応じて前記設定された優先順位
を前記システムバス上で相互に通信し優先順位が高いデ
バイスに使用権を獲得させる優先順位決定回路とからな
る優先順位調停装置。 - 【請求項２】 請求項１に記載の優先順位調停装置に
おいて、前記優先順位決定回路が、アクティブビットの
大小により優先順位の高低を判定する回路を含むことを
特徴とする優先順位調停装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2716491A JPH04348449A (ja) | 1991-02-21 | 1991-02-21 | 優先順位調停装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2716491A JPH04348449A (ja) | 1991-02-21 | 1991-02-21 | 優先順位調停装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348449A true JPH04348449A (ja) | 1992-12-03 |
Family
ID=12213420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2716491A Withdrawn JPH04348449A (ja) | 1991-02-21 | 1991-02-21 | 優先順位調停装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146841A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | バスアービトレーションシステム |
-
1991
- 1991-02-21 JP JP2716491A patent/JPH04348449A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146841A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | バスアービトレーションシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |