JPH0434954A - スタンダードセル方式の半導体集積回路 - Google Patents
スタンダードセル方式の半導体集積回路Info
- Publication number
- JPH0434954A JPH0434954A JP14083790A JP14083790A JPH0434954A JP H0434954 A JPH0434954 A JP H0434954A JP 14083790 A JP14083790 A JP 14083790A JP 14083790 A JP14083790 A JP 14083790A JP H0434954 A JPH0434954 A JP H0434954A
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- integrated circuit
- cell
- electrode
- capacitor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 abstract description 18
- 230000010354 integration Effects 0.000 abstract description 3
- 230000003993 interaction Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 description 13
- 239000002184 metal Substances 0.000 description 10
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタンダードセル方式の半導体集積回路に関し
、特にトランスファゲートを有するスタンダードセル方
式の半導体集積回路に関する。
、特にトランスファゲートを有するスタンダードセル方
式の半導体集積回路に関する。
トランスファゲートを有するスタンダードセル方式の半
導体集積回路においては、半導体チップの段階でトラン
スファゲートのセルを用いたところでチャージシェアに
よる誤動作が発見されることがある。この誤動作はコン
デンサを追加し、トランスファゲートの負荷容量を増加
させることにより避けることができるが、そのためには
初めの製造工程より半導体チップを作り直さなければな
らない。
導体集積回路においては、半導体チップの段階でトラン
スファゲートのセルを用いたところでチャージシェアに
よる誤動作が発見されることがある。この誤動作はコン
デンサを追加し、トランスファゲートの負荷容量を増加
させることにより避けることができるが、そのためには
初めの製造工程より半導体チップを作り直さなければな
らない。
第２図にチャージシェアによる誤動作をおこす可能性の
ある回路の一例を示す。
ある回路の一例を示す。
インバータ１の出力端と節点２の間にトランスフアゲ−
）ＴＲ１２、節点２と３の間にトランスフアゲ−）ＴＲ
２３があり節点２には容量Ｃ２゜節点３には容量Ｃ３が
存在しているものとする。
）ＴＲ１２、節点２と３の間にトランスフアゲ−）ＴＲ
２３があり節点２には容量Ｃ２゜節点３には容量Ｃ３が
存在しているものとする。
ここで容量Ｃ２，Ｃ３は浮遊容量でもよい。第３図に第
２図の回路の動作のタイミングチャートをす。第３図で
期間ｔ１ではインバータ１の出力がＨＩ ＧＨ，制御信
号４がＨＩＧＨ，制御信号５がＬＯＷであるから、トラ
ンスフアゲ−）ＴＲ１２はＯＮ状態、トランスフアゲ−
）ＴＲ２３はＯＦＦ状態となり、節点２の電位をＶとす
ると、容量Ｃ２にはＣ２・■の電荷が充電される。また
容量３はすでに放電されていて節点３の電位はＯ〔■〕
とする。
２図の回路の動作のタイミングチャートをす。第３図で
期間ｔ１ではインバータ１の出力がＨＩ ＧＨ，制御信
号４がＨＩＧＨ，制御信号５がＬＯＷであるから、トラ
ンスフアゲ−）ＴＲ１２はＯＮ状態、トランスフアゲ−
）ＴＲ２３はＯＦＦ状態となり、節点２の電位をＶとす
ると、容量Ｃ２にはＣ２・■の電荷が充電される。また
容量３はすでに放電されていて節点３の電位はＯ〔■〕
とする。
次に期間ｔ２では節点４がＬＯＷ、節点５がＨＩＧＨで
あるからトランスファゲートＴＲ１２はＯＦＦ状態、ト
ランスファゲートＴＲ２３はＯＮ状態となり、期間ｔ１
で充電された電荷Ｃ２・Ｖのうち一部の電荷が、容量Ｃ
３を充電するために移動するというようにチャージシェ
アがおきる。このとき節点３の電位をｖ３とすると Ｃ２・Ｖ＝ （Ｃ２＋Ｃ３）−Ｖ３ ・−・・・−
（１）が成立つ。よって■３は により与えられる。この電位ｖ３がインバータ６のＨＩ
ＧＨとみなせるしきい値より高ければ問題はない。しか
しながら Ｃ２＜Ｃ３・・・・・・ （３） であるならば節点３の電位ｖ３は、第３図に破線で示す
よりに、インバータ６のＨＩＧＨとみなせるしきい値よ
りも低い場合があり、誤動作をおこすことになる。よっ
てチャージシェアにより誤動作をおこした場合、節点２
と接地端間の容量を増加し、期間ｔ２において節点３の
電位をインバータ６のＨＩＧＨとみなせるしきい値まで
高くする必要がある。
あるからトランスファゲートＴＲ１２はＯＦＦ状態、ト
ランスファゲートＴＲ２３はＯＮ状態となり、期間ｔ１
で充電された電荷Ｃ２・Ｖのうち一部の電荷が、容量Ｃ
３を充電するために移動するというようにチャージシェ
アがおきる。このとき節点３の電位をｖ３とすると Ｃ２・Ｖ＝ （Ｃ２＋Ｃ３）−Ｖ３ ・−・・・−
（１）が成立つ。よって■３は により与えられる。この電位ｖ３がインバータ６のＨＩ
ＧＨとみなせるしきい値より高ければ問題はない。しか
しながら Ｃ２＜Ｃ３・・・・・・ （３） であるならば節点３の電位ｖ３は、第３図に破線で示す
よりに、インバータ６のＨＩＧＨとみなせるしきい値よ
りも低い場合があり、誤動作をおこすことになる。よっ
てチャージシェアにより誤動作をおこした場合、節点２
と接地端間の容量を増加し、期間ｔ２において節点３の
電位をインバータ６のＨＩＧＨとみなせるしきい値まで
高くする必要がある。
従来、スタンタートセル方式でレイアウト設計を行なっ
た半導体チップにおいては、チャージシェアにより誤動
作をおこしレイアウト修正をしなければならない場合、
新たにコンデンサを追加するか、もしくは使用していな
いコンデンサ又はゲートを見つけ、その箇所まで金属の
配線を伸ばし接続しなければならなかった。前者の場合
においては、第４図に示すように、インバータセル。
た半導体チップにおいては、チャージシェアにより誤動
作をおこしレイアウト修正をしなければならない場合、
新たにコンデンサを追加するか、もしくは使用していな
いコンデンサ又はゲートを見つけ、その箇所まで金属の
配線を伸ばし接続しなければならなかった。前者の場合
においては、第４図に示すように、インバータセル。
トランスファゲートセルとは別の箇所にコンデンサＣを
追加する必要があるので、半導体チップを製造する工程
を最初からやり直ししなければならず製造工程の期間も
長い。この手法ではスタンダードセルとは別にコンデン
サを必要とするので集積度の悪化を招くし、配線が他の
セルの上を通るので新たな誤動作の原因となりかねない
。
追加する必要があるので、半導体チップを製造する工程
を最初からやり直ししなければならず製造工程の期間も
長い。この手法ではスタンダードセルとは別にコンデン
サを必要とするので集積度の悪化を招くし、配線が他の
セルの上を通るので新たな誤動作の原因となりかねない
。
また後者の場合、使用していないコンデンサあるいは負
荷容量となるゲートがない場合は修正できない。またそ
れらがあったとしてもそれらと容量を増やす箇所とを金
属配線で接続することは多くの場合困難である。
荷容量となるゲートがない場合は修正できない。またそ
れらがあったとしてもそれらと容量を増やす箇所とを金
属配線で接続することは多くの場合困難である。
マタ、チャージシェアを起しそうなトランスファゲート
の入力側又は出力側に予め容量素子を接続したセルを用
意しておけば、誤動作をさけることは可能であるが、レ
イアウト設計時にチャージシェアによる誤動作を確実に
予測することは困難であるので、どうしても不必要な容
量素子を接続する危険性は避けることができず、動作ス
ピードの低下は免れない。
の入力側又は出力側に予め容量素子を接続したセルを用
意しておけば、誤動作をさけることは可能であるが、レ
イアウト設計時にチャージシェアによる誤動作を確実に
予測することは困難であるので、どうしても不必要な容
量素子を接続する危険性は避けることができず、動作ス
ピードの低下は免れない。
上述したように、従来のスタンダードセル方式の半導体
集積回路では、スタンダードセルに容量素子が含まれて
いないので、レイアウト設計に従って作成したものがト
ランスファゲートのセル部でチャージシェアが原因で誤
動作をおこした場合レイアウトの修正を行なわなければ
ならない。
集積回路では、スタンダードセルに容量素子が含まれて
いないので、レイアウト設計に従って作成したものがト
ランスファゲートのセル部でチャージシェアが原因で誤
動作をおこした場合レイアウトの修正を行なわなければ
ならない。
その手法としては第４図の如にコンデンサＣを新たに追
加するか、使用していないゲートあるいは、コンデンサ
を見つけ、容量を追加したい箇所と金属配線で接続しな
ければならない。前者の場合、製造工程を初めから行な
わなければならず、レイアウト修正後半導体チップがで
きるまで長期間かかる。また後者の場合、金属配線の前
の工程まで進んでいるウェハーに対して使用されていな
いコンデンサあるいは容量となりうるゲートがなければ
ならず、これらと金属配線で容量を追加したい箇所とを
新たに金属配線を追加する箇所をみつけ接続しなければ
ならず、しかも常に可能とは限らない。更に、いずれの
場合も金属配線を通して回路の他の部分との好ましから
さる相互作用の危険性がある。また、レイアウト設計時
にトランスファゲートの入力側又はと方何にコンデンサ
を接続しておくことは消費電流の増大を招き、動作スピ
ードの低下をもたらす。
加するか、使用していないゲートあるいは、コンデンサ
を見つけ、容量を追加したい箇所と金属配線で接続しな
ければならない。前者の場合、製造工程を初めから行な
わなければならず、レイアウト修正後半導体チップがで
きるまで長期間かかる。また後者の場合、金属配線の前
の工程まで進んでいるウェハーに対して使用されていな
いコンデンサあるいは容量となりうるゲートがなければ
ならず、これらと金属配線で容量を追加したい箇所とを
新たに金属配線を追加する箇所をみつけ接続しなければ
ならず、しかも常に可能とは限らない。更に、いずれの
場合も金属配線を通して回路の他の部分との好ましから
さる相互作用の危険性がある。また、レイアウト設計時
にトランスファゲートの入力側又はと方何にコンデンサ
を接続しておくことは消費電流の増大を招き、動作スピ
ードの低下をもたらす。
いずれにせよ従来技術ではターンアラウンドタイム（Ｔ
ＡＴ）が長くなるとか、集積度又は動作スピードなどの
電気的特性を犠牲にするとが何らの欠点を免れることは
できない。
ＡＴ）が長くなるとか、集積度又は動作スピードなどの
電気的特性を犠牲にするとが何らの欠点を免れることは
できない。
本発明のスタンダードセル方式の半導体集積回路は、ト
ランスファゲート及び容量素子からなるセルを有すると
いうものである。
ランスファゲート及び容量素子からなるセルを有すると
いうものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す平面レイアウト図であ
る。
る。
この実施例は、第２図の回路をスタンダードセル方式で
実現したものである。図において、多数の点を附した霜
降状の部分は多結晶シリコン膜、粗い斜線を施した部分
は第１Ａｊ２配線層２密に斜線を施した部分は第２．１
１配線層である。従来例との相違は、トランスファゲー
トセルと同一領域にＭＯ８容量素子ＣＡ、ＣＢが配置さ
れていることである。図ではチャージシェアによる誤動
作を防止するためＭＯ８容量素子の一方の電極を第２Ａ
Ａ配線層で節点２に接続しである。ＭＯ８容量素子ＣＡ
、ＣＢは、シリコンゲートＮチャネルＭＯＳトランジス
タのソースとドレインを短絡した構造を有している。こ
の実施例ではトランスファゲートの圧力側に接続したが
、回路構成によっては入力側に接続してもよい。
実現したものである。図において、多数の点を附した霜
降状の部分は多結晶シリコン膜、粗い斜線を施した部分
は第１Ａｊ２配線層２密に斜線を施した部分は第２．１
１配線層である。従来例との相違は、トランスファゲー
トセルと同一領域にＭＯ８容量素子ＣＡ、ＣＢが配置さ
れていることである。図ではチャージシェアによる誤動
作を防止するためＭＯ８容量素子の一方の電極を第２Ａ
Ａ配線層で節点２に接続しである。ＭＯ８容量素子ＣＡ
、ＣＢは、シリコンゲートＮチャネルＭＯＳトランジス
タのソースとドレインを短絡した構造を有している。こ
の実施例ではトランスファゲートの圧力側に接続したが
、回路構成によっては入力側に接続してもよい。
トランスファゲートセルと同一領域にＭＯ８容量素子を
配置しであるので、従来例のトランスファゲートセルと
同じ面積にすることができる。
配置しであるので、従来例のトランスファゲートセルと
同じ面積にすることができる。
必要な箇所に第２Ａρ配線層で接続すればよいので短期
間でチャージシェアの修正が可能である。
間でチャージシェアの修正が可能である。
又、そのための配線距離も短くてすむので好ましくない
相互作用を少なくできる。
相互作用を少なくできる。
以上説明したように、本発明はトランスファゲートと容
量素子からなるセルを有しているので、必要に応じて容
易にトランスファゲートのドレインあるいはソースと容
量素子とを金属配線で接続できるため、金属配線の前の
工程のウェハーがあれば短期間にコンデンサとトランス
ファゲートのドレインあるいはソースとを接続された半
導体チップを得られる。
量素子からなるセルを有しているので、必要に応じて容
易にトランスファゲートのドレインあるいはソースと容
量素子とを金属配線で接続できるため、金属配線の前の
工程のウェハーがあれば短期間にコンデンサとトランス
ファゲートのドレインあるいはソースとを接続された半
導体チップを得られる。
よってレイアウト設計後、半導体チップの段階でトラン
スファゲート部のチャージシェアが原因で誤動作が発見
された場合金属配線のレイアウト修正、金属配線の工程
からのやり直しでチャージシェアが原因で誤動作をしな
い半導体チップを容易に短期間に得ることができるとい
う効果かある。
スファゲート部のチャージシェアが原因で誤動作が発見
された場合金属配線のレイアウト修正、金属配線の工程
からのやり直しでチャージシェアが原因で誤動作をしな
い半導体チップを容易に短期間に得ることができるとい
う効果かある。
又、トランスファゲートの近くに容量素子が配置されて
いるので確実に修正が行え、特性の安定した集積回路を
提供できる効果もある。
いるので確実に修正が行え、特性の安定した集積回路を
提供できる効果もある。
１１・・・・・拡散層−第２Ａ７配線層間のコンタクト
、１２・・・・・多結晶シリコン膜−第２ＡＪ２配線層
間のコンタクト、Ｉ３・・・・・・Ｐ型拡散層、１４・
・印・Ｎｆｆ拡散層、１５．１７・・・・・ＭＯ８容量
素子のＮ型拡散層、１６．１８・・・ＭＯ８容量素子の
電極、Ｃ１ＣＡ、ＣＢ・・・容量素子、Ｃ２，Ｃ３・・
・・・・容量。
、１２・・・・・多結晶シリコン膜−第２ＡＪ２配線層
間のコンタクト、Ｉ３・・・・・・Ｐ型拡散層、１４・
・印・Ｎｆｆ拡散層、１５．１７・・・・・ＭＯ８容量
素子のＮ型拡散層、１６．１８・・・ＭＯ８容量素子の
電極、Ｃ１ＣＡ、ＣＢ・・・容量素子、Ｃ２，Ｃ３・・
・・・・容量。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例を示す平面レイアウト図、第
２図はチャージシェアを起こす回路例を示す回路図、第
３図は第２図の回路の動作のタイミングチャート、第４
図は従来例を示す平面レイアウト図である。 ｌ・・・・・・インバータ、２，３・・・・・・節点、
４．４Ｎ。 ４Ｐ、５．５Ｎ、５Ｐ・・・・・・制御信号線、６・・
・・・・インバータ、８・・・・・・電源配線、９・・
・・・・接地配線、１０・・・・・・拡散層−第１Ａｊ
７配線層間のコンタクト、島 関 声 図 党 図 見 図
２図はチャージシェアを起こす回路例を示す回路図、第
３図は第２図の回路の動作のタイミングチャート、第４
図は従来例を示す平面レイアウト図である。 ｌ・・・・・・インバータ、２，３・・・・・・節点、
４．４Ｎ。 ４Ｐ、５．５Ｎ、５Ｐ・・・・・・制御信号線、６・・
・・・・インバータ、８・・・・・・電源配線、９・・
・・・・接地配線、１０・・・・・・拡散層−第１Ａｊ
７配線層間のコンタクト、島 関 声 図 党 図 見 図
Claims (1)
- トランスファゲート及び容量素子からなるセルを有す
ることを特徴とするスタンダードセル方式の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14083790A JPH0434954A (ja) | 1990-05-30 | 1990-05-30 | スタンダードセル方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14083790A JPH0434954A (ja) | 1990-05-30 | 1990-05-30 | スタンダードセル方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434954A true JPH0434954A (ja) | 1992-02-05 |
Family
ID=15277869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14083790A Pending JPH0434954A (ja) | 1990-05-30 | 1990-05-30 | スタンダードセル方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323579A (ja) * | 1999-03-23 | 2000-11-24 | Artisan Components Inc | 多ビットキャリチェーンスタンダードセル |
-
1990
- 1990-05-30 JP JP14083790A patent/JPH0434954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323579A (ja) * | 1999-03-23 | 2000-11-24 | Artisan Components Inc | 多ビットキャリチェーンスタンダードセル |
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