JPH04349622A - 量子デバイス製造方法 - Google Patents
量子デバイス製造方法Info
- Publication number
- JPH04349622A JPH04349622A JP3121721A JP12172191A JPH04349622A JP H04349622 A JPH04349622 A JP H04349622A JP 3121721 A JP3121721 A JP 3121721A JP 12172191 A JP12172191 A JP 12172191A JP H04349622 A JPH04349622 A JP H04349622A
- Authority
- JP
- Japan
- Prior art keywords
- crystal plane
- plane orientation
- region
- layer
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2907—Materials being Group IIIA-VA materials
- H10P14/2911—Arsenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
- H10D62/812—Single quantum well structures
- H10D62/813—Quantum wire structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
- H10D62/812—Single quantum well structures
- H10D62/814—Quantum box structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
- H10P14/3202—Materials thereof
- H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
- H10P14/3221—Arsenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
- H10P14/3258—Crystal orientation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/962—Quantum dots and lines
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は量子デバイス製造方法、
特に結晶成長を用いて量子細線や量子箱等の量子デバイ
スを製造する方法に関する。
特に結晶成長を用いて量子細線や量子箱等の量子デバイ
スを製造する方法に関する。
【０００２】
【従来の技術】近年、微細構造を有する量子細線や量子
箱等の量子デバイスが着目されており、その製造方法に
関しても様々な試みが行われている。従来においては、
このような量子デバイスを製造するためには、ウェット
エッチングやドライエッチング等のエッチング技法を組
み合わせ、あるいはイオンビーム技術を用いてサブミク
ロン程度の量子デバイスを製造することが行われている
。
箱等の量子デバイスが着目されており、その製造方法に
関しても様々な試みが行われている。従来においては、
このような量子デバイスを製造するためには、ウェット
エッチングやドライエッチング等のエッチング技法を組
み合わせ、あるいはイオンビーム技術を用いてサブミク
ロン程度の量子デバイスを製造することが行われている
。
【０００３】例えば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．
５６，２６４２（１９９０），Ｊ．Ａ．Ｌｅｂｅｎｓ，
Ｃ．Ｓ．Ｔｓａｉ，Ｋ．Ｊ．Ｖａｈａｌａ．ａｎｄ Ｔ
．Ｆ．Ｋｕｅｃｈ に開示されたナノメータスケールの
細管及び箱の製造への選択エピタキシャル成長の応用に
おいては、（１００）結晶面方位を有するＧａＡｓ基板
錠にＭＯＶＰＥ法によりＡｌＧａＡｓ層が成長され、更
にＳｉＮ膜をマスクとして電子ビームリソグラフィーと
エッチングを用いて幅が９０ｎｍから３００ｎｍの細管
及び直径が７０ｎｍから３００ｎｍの箱が形成されるこ
とが示されている。
５６，２６４２（１９９０），Ｊ．Ａ．Ｌｅｂｅｎｓ，
Ｃ．Ｓ．Ｔｓａｉ，Ｋ．Ｊ．Ｖａｈａｌａ．ａｎｄ Ｔ
．Ｆ．Ｋｕｅｃｈ に開示されたナノメータスケールの
細管及び箱の製造への選択エピタキシャル成長の応用に
おいては、（１００）結晶面方位を有するＧａＡｓ基板
錠にＭＯＶＰＥ法によりＡｌＧａＡｓ層が成長され、更
にＳｉＮ膜をマスクとして電子ビームリソグラフィーと
エッチングを用いて幅が９０ｎｍから３００ｎｍの細管
及び直径が７０ｎｍから３００ｎｍの箱が形成されるこ
とが示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
のエッチング技術やイオンビーム技術では、エッチング
の選択比やイオンビームのサイズ等の制約から、前述し
たサブミクロン程度がその微細化の限度であり、より微
細かつ良好な界面を有する量子細線や量子箱を作成する
ことができない問題があった。
のエッチング技術やイオンビーム技術では、エッチング
の選択比やイオンビームのサイズ等の制約から、前述し
たサブミクロン程度がその微細化の限度であり、より微
細かつ良好な界面を有する量子細線や量子箱を作成する
ことができない問題があった。
【０００５】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、数ｎｍの微細かつ良好な界面を
有する量子デバイスを製造する方法を提供することにあ
る。
のであり、その目的は、数ｎｍの微細かつ良好な界面を
有する量子デバイスを製造する方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る量子デバイス製造方法は、半導体基板
上に第１の結晶面方位を有する領域及びその周囲の第２
の結晶面方位を有する領域を備える第１の半導体層を形
成する結晶面形成ステップと、所定のビーム源を用いた
分子線エピタクシー法（以下ＭＢＥ法という）によりこ
の第１の結晶面方位を有する微細領域と、第２の結晶面
方位を有する領域での選択性の相違に基づき第１の結晶
面方位を有する微細領域のみに第２の半導体層を選択成
長させる半導体層形成ステップとを有することを特徴と
する。
に、本発明に係る量子デバイス製造方法は、半導体基板
上に第１の結晶面方位を有する領域及びその周囲の第２
の結晶面方位を有する領域を備える第１の半導体層を形
成する結晶面形成ステップと、所定のビーム源を用いた
分子線エピタクシー法（以下ＭＢＥ法という）によりこ
の第１の結晶面方位を有する微細領域と、第２の結晶面
方位を有する領域での選択性の相違に基づき第１の結晶
面方位を有する微細領域のみに第２の半導体層を選択成
長させる半導体層形成ステップとを有することを特徴と
する。
【０００７】ここで半導体基板としては、（１００）結
晶面方位を有するＧａＡｓが用いられ、第１の半導体層
としてはＡｌＧａＡｓ、第１の結晶面方位としては、（
１００）面、第２の結晶面方位としては、（１１１）Ｂ
面、ビーム源としてはＡｓ２ 及びＧａ、そして第２の
半導体層としてはＧａＡｓが用いられる。
晶面方位を有するＧａＡｓが用いられ、第１の半導体層
としてはＡｌＧａＡｓ、第１の結晶面方位としては、（
１００）面、第２の結晶面方位としては、（１１１）Ｂ
面、ビーム源としてはＡｓ２ 及びＧａ、そして第２の
半導体層としてはＧａＡｓが用いられる。
【０００８】また、半導体基板としては（１００）結晶
面方位を有するＧａＡｓが用いられ、第１の半導体層と
してはＧａＡｓ、第１の結晶面方位としては、（１００
）面、第２の結晶面方位としては（１１１）Ｂ面、ビー
ム源としてはＡｓ２ 、Ｇａ及びＩｎが用いられ、そし
て第２の半導体層としてはＩｎＧａＡｓが用いられる。
面方位を有するＧａＡｓが用いられ、第１の半導体層と
してはＧａＡｓ、第１の結晶面方位としては、（１００
）面、第２の結晶面方位としては（１１１）Ｂ面、ビー
ム源としてはＡｓ２ 、Ｇａ及びＩｎが用いられ、そし
て第２の半導体層としてはＩｎＧａＡｓが用いられる。
【０００９】
【作用】本発明の量子デバイス製造方法はこのようなス
テップを含んでおり、結晶面方位に依存する選択性を利
用して微細領域のみに半導体層を結晶成長させるもので
ある。
テップを含んでおり、結晶面方位に依存する選択性を利
用して微細領域のみに半導体層を結晶成長させるもので
ある。
【００１０】すなわち、結晶面形成ステップにより半導
体基板上に第１の結晶面方位及びこの第１の結晶面方位
と異なる第２の結晶面方位を有する第１の半導体層を形
成し、所定のビーム源を用いたＭＢＥ法において、第１
の結晶面方位と第２の結晶面方位とでその選択性が異な
ることを利用して微細領域のみに第２の半導体層を形成
し、量子デバイスを構成するのである。
体基板上に第１の結晶面方位及びこの第１の結晶面方位
と異なる第２の結晶面方位を有する第１の半導体層を形
成し、所定のビーム源を用いたＭＢＥ法において、第１
の結晶面方位と第２の結晶面方位とでその選択性が異な
ることを利用して微細領域のみに第２の半導体層を形成
し、量子デバイスを構成するのである。
【００１１】なお、第１の結晶面方位としては、ＡｌＧ
ａＡｓの（１００）結晶面方位が用いられ、第２の結晶
面方位としてはＡｌＧａＡｓの（１１１）Ｂ結晶面方位
が用いられる。
ａＡｓの（１００）結晶面方位が用いられ、第２の結晶
面方位としてはＡｌＧａＡｓの（１１１）Ｂ結晶面方位
が用いられる。
【００１２】この（１１１）Ｂ面においては、その表面
にＡｓトリマー構造が形成されて安定化しているため、
ビーム源としてＡｓ２ 、Ｇａを用いたＭＢＥ法により
結晶成長させる際にもこの（１１１）Ｂ面上ではＧａ原
子の付着係数が著しく小さいためＧａＡｓは成長せず、
従って、（１００）面上のみにＧａＡｓが成長する。
にＡｓトリマー構造が形成されて安定化しているため、
ビーム源としてＡｓ２ 、Ｇａを用いたＭＢＥ法により
結晶成長させる際にもこの（１１１）Ｂ面上ではＧａ原
子の付着係数が著しく小さいためＧａＡｓは成長せず、
従って、（１００）面上のみにＧａＡｓが成長する。
【００１３】また、第１の結晶面方位としてＧａＡｓの
（１００）結晶面方位を用い、第２の結晶面方位として
（１１１）Ｂ結晶面方位を用いた場合も同様であり、（
１１１）Ｂ面ではＡｓトリマー構造により安定化してい
るため、分子線エピタキシー法により結晶成長せず、微
細領域のみに半導体層を形成することができる。
（１００）結晶面方位を用い、第２の結晶面方位として
（１１１）Ｂ結晶面方位を用いた場合も同様であり、（
１１１）Ｂ面ではＡｓトリマー構造により安定化してい
るため、分子線エピタキシー法により結晶成長せず、微
細領域のみに半導体層を形成することができる。
【００１４】
【実施例】以下、図面を用いながら本発明に係る量子デ
バイス製造方法の好適な実施例を説明する。
バイス製造方法の好適な実施例を説明する。
【００１５】第１実施例
図１には、本第１実施例の工程説明のための模式図が示
されている。まず、図１（Ａ）に示されるように、（１
００）結晶面方位を有するＧａＡｓ基板１上に例えばド
ライエッチング法を用いて逆メサ方向に高さ１μｍ、幅
０．５μｍの領域１ａを形成する。次に、この（１００
）結晶面方位を有するＧａＡｓ基板１を用いて、通常の
Ｋセルにより発生させたＡｓ４ を用いたＭＢＥ法によ
り層厚約２００ｎｍのＡｌ０．３ Ｇａ０．７ Ａｓ層
２を成長させる。すると、図１（Ｂ）に示されるように
（１１１）Ｂ結晶面方位を有する領域２ａと（１００）
結晶面方位を有する領域２ｂに囲まれた台形状に成長が
行われ、Ａｌ０．３ Ｇａ０．７ Ａｓ層２が形成され
る。
されている。まず、図１（Ａ）に示されるように、（１
００）結晶面方位を有するＧａＡｓ基板１上に例えばド
ライエッチング法を用いて逆メサ方向に高さ１μｍ、幅
０．５μｍの領域１ａを形成する。次に、この（１００
）結晶面方位を有するＧａＡｓ基板１を用いて、通常の
Ｋセルにより発生させたＡｓ４ を用いたＭＢＥ法によ
り層厚約２００ｎｍのＡｌ０．３ Ｇａ０．７ Ａｓ層
２を成長させる。すると、図１（Ｂ）に示されるように
（１１１）Ｂ結晶面方位を有する領域２ａと（１００）
結晶面方位を有する領域２ｂに囲まれた台形状に成長が
行われ、Ａｌ０．３ Ｇａ０．７ Ａｓ層２が形成され
る。
【００１６】そして、例えば固体Ａｓ源を用いたクラッ
カーセルにより、Ａｓ４ ビームをクラッキングするこ
とにより得られるＡｓ２ ビームを用いて層厚２０ｎｍ
のＧａＡｓ層３をＭＢＥ成長させる。ここで、Ａｌ０．
３ Ｇａ０．７ ＡＳ層２の（１１１）Ｂ結晶面方位を
有する領域２ａでは、その表面に形成されたＡｓトリマ
ー構造により安定化しているため、ＭＢＥ成長時におい
てもＧａ原子の付着係数が著しく小さくなるため、Ｇａ
Ａｓは成長しない。
カーセルにより、Ａｓ４ ビームをクラッキングするこ
とにより得られるＡｓ２ ビームを用いて層厚２０ｎｍ
のＧａＡｓ層３をＭＢＥ成長させる。ここで、Ａｌ０．
３ Ｇａ０．７ ＡＳ層２の（１１１）Ｂ結晶面方位を
有する領域２ａでは、その表面に形成されたＡｓトリマ
ー構造により安定化しているため、ＭＢＥ成長時におい
てもＧａ原子の付着係数が著しく小さくなるため、Ｇａ
Ａｓは成長しない。
【００１７】なお、ＧａＡｓの（１１１）Ｂ結晶方位の
表面に形成されるＡｓトリマー構造に関しては、例えば
Ｐｈｙｓｉｃａｌ ｒｅｖｉｅｗ ｌｅｔｔｅｒｓ，
６５，４５２（１９９０） Ｄ．Ｋ．Ｂｉｅｇｅｌｓｅ
ｎ，Ｒ．Ｄ．Ｂｒｉｎｇａｎｓ，Ｊ．Ｅ．Ｎｏｒｔｈｒ
ｕｐ，ａｎｄ Ｌ．Ｅ．Ｓｗａｒｔｓに開示されている
。すなわち、ＧａＡｓの（１１１）結晶方位面において
は、Ａｓリッチの（２×２）構造がＡｓの吸着原子トリ
マーから構成されることが示されている。
表面に形成されるＡｓトリマー構造に関しては、例えば
Ｐｈｙｓｉｃａｌ ｒｅｖｉｅｗ ｌｅｔｔｅｒｓ，
６５，４５２（１９９０） Ｄ．Ｋ．Ｂｉｅｇｅｌｓｅ
ｎ，Ｒ．Ｄ．Ｂｒｉｎｇａｎｓ，Ｊ．Ｅ．Ｎｏｒｔｈｒ
ｕｐ，ａｎｄ Ｌ．Ｅ．Ｓｗａｒｔｓに開示されている
。すなわち、ＧａＡｓの（１１１）結晶方位面において
は、Ａｓリッチの（２×２）構造がＡｓの吸着原子トリ
マーから構成されることが示されている。
【００１８】一方、Ａｌ０．３ Ｇａ０．７ Ａｓ層２
の（１００）結晶面方位を有する領域２ｂではＧａ原子
が付着し、ＧａＡｓが成長する。従って、図１（Ｃ）に
示されるようにＡｌ０．３ Ｇａ０．７ Ａｓ層２の（
１００）結晶面方位を有する領域２ｂ上のみにＧａＡｓ
層３が形成されることとなる。
の（１００）結晶面方位を有する領域２ｂではＧａ原子
が付着し、ＧａＡｓが成長する。従って、図１（Ｃ）に
示されるようにＡｌ０．３ Ｇａ０．７ Ａｓ層２の（
１００）結晶面方位を有する領域２ｂ上のみにＧａＡｓ
層３が形成されることとなる。
【００１９】最後に、再びビームをＡｓ４ に切り換え
てＡｌ０．３ Ｇａ０．７ Ａｓ層４を成長させると、
図１（Ｄ）に示されるように微細なＧａＡｓ層３を有す
る量子デバイスが製造されることとなる（図１において
、ＧａＡｓ層３を紙面垂直方向に延ばすことにより、量
子細線が得られる）。
てＡｌ０．３ Ｇａ０．７ Ａｓ層４を成長させると、
図１（Ｄ）に示されるように微細なＧａＡｓ層３を有す
る量子デバイスが製造されることとなる（図１において
、ＧａＡｓ層３を紙面垂直方向に延ばすことにより、量
子細線が得られる）。
【００２０】そして、本実施例において、Ａｌ０．３
Ｇａ０．７Ａｓ層２の成長時間を調整することにより、
（１００）結晶面方位を有する領域２ｂの幅Ｗを０．５
μｍ以下に狭くすることができ、例えば５０ｎｍ程度に
形成することができる。この条件によれば、幅５０ｎｍ
、厚さ２０ｎｍのＧａＡｓ細線が製造されることとなる
。
Ｇａ０．７Ａｓ層２の成長時間を調整することにより、
（１００）結晶面方位を有する領域２ｂの幅Ｗを０．５
μｍ以下に狭くすることができ、例えば５０ｎｍ程度に
形成することができる。この条件によれば、幅５０ｎｍ
、厚さ２０ｎｍのＧａＡｓ細線が製造されることとなる
。
【００２１】なお、本実施例においては、幅５０ｎｍ、
厚さ２０ｎｍの量子細線を製造する方法を示したが、前
述したように、Ａｌ０．３ Ｇａ０．７ ＡＳ層２の厚
さを変化させることにより、微細領域の大きさを適宜変
化させることが可能である。
厚さ２０ｎｍの量子細線を製造する方法を示したが、前
述したように、Ａｌ０．３ Ｇａ０．７ ＡＳ層２の厚
さを変化させることにより、微細領域の大きさを適宜変
化させることが可能である。
【００２２】また、用いられる材料も本実施例に示され
たＧａＡｓ系に限定されることはなく、例えばＩｎＧａ
Ａｓ系やＩｎＡｌＧａＰ系、あるいはＩｎＧａＡｓＰ系
等を用いることが可能である。
たＧａＡｓ系に限定されることはなく、例えばＩｎＧａ
Ａｓ系やＩｎＡｌＧａＰ系、あるいはＩｎＧａＡｓＰ系
等を用いることが可能である。
【００２３】更に、固体クラッカーセルによるＡｓ２
ビームの代わりにＡｓＨ３ 等を原料として得られるＡ
ｓ２ やＡｓビームを用いても本実施例と同様の量子デ
バイスを作成することが可能である。なお、この際Ｐ系
の材料の場合には、Ａｓ２ ビームの代わりにＰ２ ビ
ームを用い、Ａｓ４ ビームの代わりにＰ４ ビームを
用いればよい。
ビームの代わりにＡｓＨ３ 等を原料として得られるＡ
ｓ２ やＡｓビームを用いても本実施例と同様の量子デ
バイスを作成することが可能である。なお、この際Ｐ系
の材料の場合には、Ａｓ２ ビームの代わりにＰ２ ビ
ームを用い、Ａｓ４ ビームの代わりにＰ４ ビームを
用いればよい。
【００２４】更に、Ｖ族ビームは、固体ソースにより供
給したが、有機金属等のガスソースを用いることも可能
である。ＩＩＩ，Ｖ族共にガスソースを用いると、表面
からの脱脱反応が増進されるため、結晶面方位に依存し
た選択性が大きくなり、界面がより良好な電子デバイス
を得ることができる。
給したが、有機金属等のガスソースを用いることも可能
である。ＩＩＩ，Ｖ族共にガスソースを用いると、表面
からの脱脱反応が増進されるため、結晶面方位に依存し
た選択性が大きくなり、界面がより良好な電子デバイス
を得ることができる。
【００２５】第２実施例
図２には、本発明の第２実施例における工程説明が模式
的に示されている。まず、図２（Ａ）に示されるように
（１００）結晶面方位を有するＧａＡｓ基板２１上に逆
メサ方向に幅０．５μｍの領域が表面に露出するように
、５０ｎｍ厚のＳｉＮｘ薄膜２２を形成する。次に、こ
の（１００）結晶面方位を有するＧａＡｓ基板２１を用
いて、Ａｓ４ ビームを用いたＭＢＥ成長により層厚約
２００ｎｍのＧａＡｓ層２３を成長させる。すると、図
２（Ｂ）に示されるように、（１１１）Ｂ結晶面方位を
有する領域２３ａと、（１００）結晶面方位を有する領
域２３ｂで囲まれた台形状に成長が行われる。
的に示されている。まず、図２（Ａ）に示されるように
（１００）結晶面方位を有するＧａＡｓ基板２１上に逆
メサ方向に幅０．５μｍの領域が表面に露出するように
、５０ｎｍ厚のＳｉＮｘ薄膜２２を形成する。次に、こ
の（１００）結晶面方位を有するＧａＡｓ基板２１を用
いて、Ａｓ４ ビームを用いたＭＢＥ成長により層厚約
２００ｎｍのＧａＡｓ層２３を成長させる。すると、図
２（Ｂ）に示されるように、（１１１）Ｂ結晶面方位を
有する領域２３ａと、（１００）結晶面方位を有する領
域２３ｂで囲まれた台形状に成長が行われる。
【００２６】そして、ＡｓＨ３ をクラッキングするこ
とにより得られるＡｓ２ ビームを用いて層厚１０ｎｍ
のＩｎ０．２ Ｇａ０．８ Ａｓ層２４を成長させる。 このとき、ＧａＡｓ層２３の（１１１）Ｂ結晶面方位を
有する領域２３ａではＡｓトリマー構造により安定化し
ているため、Ｉｎ０．２ Ｇａ０．８ Ａｓは成長しな
い。一方、ＧａＡｓ層２３の（１００）結晶面方位を有
する領域２３ｂではＩｎＧａＡｓはＭＢＥ成長する。従
って、図２（Ｃ）に示されるように、ＧａＡｓ層２３の
（１００）結晶面方位を有する領域２３ｂ上のみにＩｎ
ＧａＡｓ層２４が形成される。
とにより得られるＡｓ２ ビームを用いて層厚１０ｎｍ
のＩｎ０．２ Ｇａ０．８ Ａｓ層２４を成長させる。 このとき、ＧａＡｓ層２３の（１１１）Ｂ結晶面方位を
有する領域２３ａではＡｓトリマー構造により安定化し
ているため、Ｉｎ０．２ Ｇａ０．８ Ａｓは成長しな
い。一方、ＧａＡｓ層２３の（１００）結晶面方位を有
する領域２３ｂではＩｎＧａＡｓはＭＢＥ成長する。従
って、図２（Ｃ）に示されるように、ＧａＡｓ層２３の
（１００）結晶面方位を有する領域２３ｂ上のみにＩｎ
ＧａＡｓ層２４が形成される。
【００２７】最後に、再びＡｓ４ ビームに切り換えて
ＭＢ成長法によりＧａＡｓ層２５を成長させることによ
り、図２（Ｄ）に示されるように微細なＩｎ０．２ Ｇ
ａ０．８ Ａｓ層２４を有する量子デバイスが製造され
ることとなる。
ＭＢ成長法によりＧａＡｓ層２５を成長させることによ
り、図２（Ｄ）に示されるように微細なＩｎ０．２ Ｇ
ａ０．８ Ａｓ層２４を有する量子デバイスが製造され
ることとなる。
【００２８】なお、本第２実施例においても前述の第１
実施例と同様にＧａＡｓ層２３の成長時間を調整するこ
とにより、Ｉｎ０．２ Ｇａ０．８Ａｓ層２４の幅を５
０ｎｍ程度に微細化することが可能となり、界面が極め
て良好な量子細線を得ることができる。また、本第２実
施例においては、５０ｎｍ厚のＳｉＮｘ薄膜２２を用い
た場合を例示したが、厚さは適宜調整可能である。また
、その材料もＳｉＮｘに限られることはなく、ＳｉＯ２
等の材料を用いることも可能である。更に、ＧａＡｓ
層２３の厚さやＳｉＮｘ薄膜２２により形成される開口
幅及びＳｉＮｘ薄膜２２の厚さを適宜調整することによ
り、微細領域のサイズを自由に変化させることができる
。
実施例と同様にＧａＡｓ層２３の成長時間を調整するこ
とにより、Ｉｎ０．２ Ｇａ０．８Ａｓ層２４の幅を５
０ｎｍ程度に微細化することが可能となり、界面が極め
て良好な量子細線を得ることができる。また、本第２実
施例においては、５０ｎｍ厚のＳｉＮｘ薄膜２２を用い
た場合を例示したが、厚さは適宜調整可能である。また
、その材料もＳｉＮｘに限られることはなく、ＳｉＯ２
等の材料を用いることも可能である。更に、ＧａＡｓ
層２３の厚さやＳｉＮｘ薄膜２２により形成される開口
幅及びＳｉＮｘ薄膜２２の厚さを適宜調整することによ
り、微細領域のサイズを自由に変化させることができる
。
【００２９】第３実施例
図３には、本発明の第３実施例における工程説明が模式
的に示されている。まず、（１００）結晶面方位を有す
るＧａＡｓ基板３１上に逆メサ方向に高さ１μｍ、幅０
．５μｍの領域３１ａを形成する。次に、この（１００
）結晶面方位を有するＧａＡｓ基板３１を用いて、例え
ば固体Ａｓソースを用いたクラッカーセルによりＡｓ４
ビームをクラッキングすることで得られるＡｓ２ ビ
ームを用いたＭＥＥ成長により層厚約２００ｎｍのＡｌ
０．３ Ｇａ０．７ Ａｓ層３２を成長させる。すると
、図３（Ｂ）に示されるように、（１１１）Ｂ結晶面方
位を有する領域３２ａと（１００）結晶面方位を有する
領域３２ｂで囲まれた台形状に成長が行われる。
的に示されている。まず、（１００）結晶面方位を有す
るＧａＡｓ基板３１上に逆メサ方向に高さ１μｍ、幅０
．５μｍの領域３１ａを形成する。次に、この（１００
）結晶面方位を有するＧａＡｓ基板３１を用いて、例え
ば固体Ａｓソースを用いたクラッカーセルによりＡｓ４
ビームをクラッキングすることで得られるＡｓ２ ビ
ームを用いたＭＥＥ成長により層厚約２００ｎｍのＡｌ
０．３ Ｇａ０．７ Ａｓ層３２を成長させる。すると
、図３（Ｂ）に示されるように、（１１１）Ｂ結晶面方
位を有する領域３２ａと（１００）結晶面方位を有する
領域３２ｂで囲まれた台形状に成長が行われる。
【００３０】そして、ＭＢＥ成長法によりＡｓ２ ビー
ムを用いて層厚２０ｎｍのＧａＡｓ層３３を成長させる
。 このとき、Ａｌ０．３ Ｇａ０．７ Ａｓ層３２の（１
１１）Ｂ結晶面方位を有する領域３２ａでは、その表面
がＡｓトリマー構造により安定化しているため、Ｇａ原
子の付着係数が著しく小さいため、ＧａＡｓは成長しな
い。一方、Ａｌ０．３ Ｇａ０．７ Ａｓ層３２の（１
００）結晶面方位では、ＧａＡｓが成長する。従って、
図３（Ｃ）に示されるように、Ａｌ０．３ Ｇａ０．７
Ａｓ層３２の（１００）結晶面方位を有する領域３２ｂ
上のみにＧａＡｓ層３３が形成される。
ムを用いて層厚２０ｎｍのＧａＡｓ層３３を成長させる
。 このとき、Ａｌ０．３ Ｇａ０．７ Ａｓ層３２の（１
１１）Ｂ結晶面方位を有する領域３２ａでは、その表面
がＡｓトリマー構造により安定化しているため、Ｇａ原
子の付着係数が著しく小さいため、ＧａＡｓは成長しな
い。一方、Ａｌ０．３ Ｇａ０．７ Ａｓ層３２の（１
００）結晶面方位では、ＧａＡｓが成長する。従って、
図３（Ｃ）に示されるように、Ａｌ０．３ Ｇａ０．７
Ａｓ層３２の（１００）結晶面方位を有する領域３２ｂ
上のみにＧａＡｓ層３３が形成される。
【００３１】最後に、再びＡｓ２ ビームを用いたマイ
グレーション エンハンス エピタクシー（ＭＥＥ
）法によりＡｌ０．３ Ｇａ０．７ Ａｓ層３４を成長
させる。このとき、ＭＥＥ法ではＩＩＩ族とＶ族が交互
に供給されるために、Ａｌ０．３ Ｇａ０．７ Ａｓ層
３２の（１１１）Ｂ結晶面方位を有する領域の表面に形
成されたＡｓトリマー構造は安定化することができず、
従って（１１１）Ｂ結晶面方位を有する領域３２ｂにお
いてもＡｌ０．３ Ｇａ０．７ Ａｓの成長が起きるた
め、図３（Ｄ）に示されるように、Ａｌ０．３ Ｇａ０
．７ Ａｓ層３４で囲まれた量子デバイスが得られるこ
ととなる。なお、ＭＥＥ法については、ＪＡＰＡＮＥＳ
Ｅ ＪＯＵＲＮＡＬ ｏｆＡＰＰＬＩＥＤ ＰＨ
ＹＳＩＣＳ Ｖｏｌ．２８，ＰＰ２００−２０９（１
９８９）に記載されている。
グレーション エンハンス エピタクシー（ＭＥＥ
）法によりＡｌ０．３ Ｇａ０．７ Ａｓ層３４を成長
させる。このとき、ＭＥＥ法ではＩＩＩ族とＶ族が交互
に供給されるために、Ａｌ０．３ Ｇａ０．７ Ａｓ層
３２の（１１１）Ｂ結晶面方位を有する領域の表面に形
成されたＡｓトリマー構造は安定化することができず、
従って（１１１）Ｂ結晶面方位を有する領域３２ｂにお
いてもＡｌ０．３ Ｇａ０．７ Ａｓの成長が起きるた
め、図３（Ｄ）に示されるように、Ａｌ０．３ Ｇａ０
．７ Ａｓ層３４で囲まれた量子デバイスが得られるこ
ととなる。なお、ＭＥＥ法については、ＪＡＰＡＮＥＳ
Ｅ ＪＯＵＲＮＡＬ ｏｆＡＰＰＬＩＥＤ ＰＨ
ＹＳＩＣＳ Ｖｏｌ．２８，ＰＰ２００−２０９（１
９８９）に記載されている。
【００３２】なお、本第３実施例においても、Ａｌ０．
３ Ｇａ０．７ Ａｓ層３２の成長時間を調整すること
により、（１００）結晶面方位を有する領域３２ｂの幅
Ｗを、例えば５０ｎｍ程度に形成することができ、従っ
て幅５０ｎｍ、厚さ２０ｎｍの界面が良好な量子細線を
製造することが可能となる。
３ Ｇａ０．７ Ａｓ層３２の成長時間を調整すること
により、（１００）結晶面方位を有する領域３２ｂの幅
Ｗを、例えば５０ｎｍ程度に形成することができ、従っ
て幅５０ｎｍ、厚さ２０ｎｍの界面が良好な量子細線を
製造することが可能となる。
【００３３】
【発明の効果】以上説明したように、本発明に係る量子
デバイス製造方法によれば、結晶面方位に依存した選択
成長を用いることにより、数十ｎｍの界面が良好な量子
細線や量子箱等の量子デバイスを容易に作成することが
可能となる。
デバイス製造方法によれば、結晶面方位に依存した選択
成長を用いることにより、数十ｎｍの界面が良好な量子
細線や量子箱等の量子デバイスを容易に作成することが
可能となる。
【図１】本発明の第１実施例の工程説明図である。
【図２】本発明の第２実施例の工程説明図である。
【図３】本発明の第３実施例の工程説明図である。
１，２１，３１ ＧａＡｓ基板
２，３２ Ａｌ０．３ Ｇａ０．７ Ａｓ層３，２３
，３３ ＧａＡｓ層
，３３ ＧａＡｓ層
Claims (3)
- 【請求項１】半導体基板上に第１の結晶面方位を有する
微細領域及びその周囲の第２の結晶面方位を有する領域
を備える第１の半導体層を形成する結晶面形成ステップ
と、所定のビーム源を用いた分子線エピタクシー法によ
り前記第１の結晶面方位を有する微細領域と前記第２の
結晶面方位を有する領域での選択性の相違に基づき前記
第１の結晶面方位を有する領域のみに第２の半導体層を
選択成長させる半導体層形成ステップと、を有すること
を特徴とする量子デバイス製造方法。 - 【請求項２】請求項１記載の量子デバイス製造方法にお
いて、前記半導体基板が（１００）結晶面方位を有する
ＧａＡｓであり、前記第１の半導体層がＡｌＧａＡｓで
あり、前記第１の結晶面方位が（１００）面であり、前
記第２の結晶面方位が（１１１）Ｂ面であり、前記ビー
ム源がＡｓ２ 及びＧａであり、かつ、前記第２の半導
体層がＧａＡｓであることを特徴とする量子デバイス製
造方法。 - 【請求項３】請求項１記載の量子デバイス製造方法にお
いて、前記半導体基板が（１００）結晶面方位を有する
ＧａＡｓであり、前記第１の半導体層がＧａＡｓであり
、前記第１の結晶面方位が（１００）面であり、前記第
２の結晶面方位が（１１１）Ｂ面であり、前記ビーム源
がＡｓ２ 、Ｇａ及びＩｎであり、かつ、前記第２の半
導体層がＩｎＧａＡｓであることを特徴とする量子デバ
イス製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121721A JPH04349622A (ja) | 1991-05-28 | 1991-05-28 | 量子デバイス製造方法 |
| US07/858,733 US5258326A (en) | 1991-05-28 | 1992-03-27 | Quantum device fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121721A JPH04349622A (ja) | 1991-05-28 | 1991-05-28 | 量子デバイス製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349622A true JPH04349622A (ja) | 1992-12-04 |
Family
ID=14818240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121721A Pending JPH04349622A (ja) | 1991-05-28 | 1991-05-28 | 量子デバイス製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5258326A (ja) |
| JP (1) | JPH04349622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140328A (ja) * | 1992-09-14 | 1994-05-20 | Nec Corp | 半導体細線構造およびその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2876839B2 (ja) * | 1991-07-31 | 1999-03-31 | 日本電気株式会社 | 光半導体素子の製造方法 |
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| US5371038A (en) * | 1993-10-21 | 1994-12-06 | Motorola, Inc. | Method of forming a quantum multi-function semiconductor device |
| JPH07221392A (ja) * | 1994-02-08 | 1995-08-18 | Mitsubishi Electric Corp | 量子細線の作製方法、量子細線、量子細線レーザ、及び量子細線レーザの作製方法、回折格子の作製方法、及び分布帰還型半導体レーザ |
| US5480813A (en) * | 1994-06-21 | 1996-01-02 | At&T Corp. | Accurate in-situ lattice matching by reflection high energy electron diffraction |
| JP3468866B2 (ja) * | 1994-09-16 | 2003-11-17 | 富士通株式会社 | ３次元量子閉じ込めを利用した半導体装置 |
| DE69525128T2 (de) | 1994-10-26 | 2002-09-05 | Mitsubishi Chemical Corp., Tokio/Tokyo | Lichtemittierende Halbleiteranordnung und Herstellungsverfahren |
| EP1029359A4 (en) * | 1997-11-10 | 2007-06-06 | Don L Kendall | Quantum ridges and tips |
| KR100301116B1 (ko) * | 1998-12-02 | 2001-10-20 | 오길록 | 양자점 구조를 갖는 화합물반도체 기판의 제조 방법 |
| US6509619B1 (en) | 1999-09-10 | 2003-01-21 | Starmega Corporation | Strongly textured atomic ridge and dot Mosfets, sensors and filters |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8518353D0 (en) * | 1985-07-20 | 1985-08-29 | Plessey Co Plc | Heterostructure device |
-
1991
- 1991-05-28 JP JP3121721A patent/JPH04349622A/ja active Pending
-
1992
- 1992-03-27 US US07/858,733 patent/US5258326A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140328A (ja) * | 1992-09-14 | 1994-05-20 | Nec Corp | 半導体細線構造およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5258326A (en) | 1993-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313484A (en) | Quantum box or quantum wire semiconductor structure and methods of producing same | |
| JPH07221392A (ja) | 量子細線の作製方法、量子細線、量子細線レーザ、及び量子細線レーザの作製方法、回折格子の作製方法、及び分布帰還型半導体レーザ | |
| US5922621A (en) | Quantum semiconductor device and a fabrication process thereof | |
| US5258326A (en) | Quantum device fabrication method | |
| US5532510A (en) | Reverse side etching for producing layers with strain variation | |
| US5833870A (en) | Method for forming a high density quantum wire | |
| JP3391418B2 (ja) | 半導体装置及びその製造方法 | |
| KR100331687B1 (ko) | 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 | |
| KR100238452B1 (ko) | 초미세 구조 일괄 성장방법 | |
| JP2654828B2 (ja) | 量子細線を有する半導体装置及びその製造方法 | |
| JPH11126945A (ja) | 歪み半導体結晶の製造方法、これを用いた半導体レーザの製造方法 | |
| JP3128987B2 (ja) | 半導体結晶面の作製方法及び半導体結晶面より成る反射鏡及び半導体量子構造 | |
| KR20030089936A (ko) | 분자전자소자 제조방법 | |
| JPH076963A (ja) | 半導体量子細線構造の作製方法 | |
| JPH0430578A (ja) | 半導体量子箱構造の製造方法 | |
| JPH07183541A (ja) | 半導体微細構造の形成方法 | |
| JPH08306906A (ja) | 量子半導体装置およびその製造方法 | |
| KR0155535B1 (ko) | 화합물 반도체의 결정 성장방법 | |
| JPH0444414B2 (ja) | ||
| JPH09283737A (ja) | 量子ドット列構造体 | |
| JPH0488628A (ja) | 半導体装置の作製方法 | |
| JPH03283479A (ja) | 半導体レーザ装置 | |
| JPH0334594A (ja) | 量子井戸構造の製造方法 | |
| JPH1050978A (ja) | 半導体量子構造およびその製造方法 | |
| JPH04317318A (ja) | ３次元格子構造の製造方法および結晶埋込方法 |